Dsp的emif读写时序与fpga的avalon读写时序的转换方法
【技术领域】
[0001]本发明涉及DSP的EMIF读写时序与FPGA的AVALON读写时序转换领域。
【背景技术】
[0002]目前的高性能的硬件系统多采用DSP+FPGA结构，该结构具有较强的灵活性和一定的通用性。其中，DSP用来实现复杂的控制算法和复杂的数据算法处理，而FPGA则用来完成编码、译码和对外设的逻辑控制、流水处理算法等任务。
[0003]DSP芯片中最成功的当属TMS系列产品，而该系列中性能最高的是TMS320C6000系列。FPGA中应用很广的是ALTERA的FPGA芯片。ALTERA的FPGA提供了丰富IP核资源，比如P1、SDRAM、UART, SPI和DMA等等，这些外设可以减少开发周期而且运行稳定可靠。这些资源都是基于AVALON交换式总线协议，作为N1s II系统的外围设备提供给用户的。
[0004]AVALON交换式总线，是ALTERA开发的一种内部连线技术，可由SOPC Builder自动生成而无需用户干预。它常被作为理想的系统处理器和外设之间的内联总线而被用户灵活使用。AVALON交换结构可以做到多路数据同时处理，消除了传统总线的系统带宽瓶颈。综述，AVALON具有以下优点:
[0005].独立地址、数据、控制线
[0006].支持128位以内任意的数据宽度
[0007].支持同步操作，不需要复杂的握手/应答机制
[0008].支持动态地址对齐
[0009]?资源占用少
[0010]?接口性能高，可高达每分钟一次
[0011]通常，TMS320C6000DSP通过外部存储器接口(EMIF)中的异步接口对AVALON中的各种资源进行控制。其接口引脚为AOE，AWE, ARE，ARDYo AVALON接口引脚为address，readdata，writedata, chipselect，read和 write。
[0012]但是，AVALON交换式总线并不能直接由外接的DSP进行控制。如果DSP要使用这些资源就面临读写时序不匹配的问题。
【发明内容】
[0013]本发明为了解决DSP的EMIF接口读写时序和AVALON总线时序差异较大，DSP的EMIF读写时序与FPGA的AVALON读写时序不匹配，DPS不能直接访问AVALON总线资源的问题，提出了 DSP的EMIF读写时序与FPGA的AVALON读写时序的转换方法。
[0014]DSP的EMIF读写时序与FPGA的AVALON读写时序的转换方法是通过以下方式实现的:
[0015]FPGA中的写下降沿检测逻辑模块对DSP的写信号进行检测，通过位宽逻辑转换对要写入外设的地址和要写入的数据进行位宽转换处理，并对写使能输出信号赋值，实现DSP对FPGA内AVALON总线上外设的写时序转换；
[0016]FPGA中的读下降沿检测逻辑模块对DSP的读信号进行检测，通过位宽逻辑转换对要读模块的16位地址进行位宽转换处理，并对读使能信号o_read和waitrequest进行实时检测，实现DSP对FPGA内AVALON总线上外设的读时序转换。
[0017]有益效果:本发明提供了一种DSP的EMIF读写时序与FPGA的AVALON读写时序的转换方法，符合目前多数的硬件电路设计架构，具有很强度实用性，扩展了 AVALON的应用领域；通过使用Verilog语言编写相应逻辑，实现DSP为主端口控制的EMIF对FPGA的AVALON上外设模块进行直接读写控制，并将编写好的桥接逻辑转化为一端可以直接连接DSP的EMIF接口，另一端可以直接连接AVALON总线接口的标准IP核，提高了系统的集成度、灵活性和稳定性，降低了研发成本和周期，具有重要的应用价值。
【附图说明】
[0018]图1为本发明所述的DSP的EMIF读写时序与FPGA的AVALON读写时序的转换方法的原理示意图；
[0019]图2为【具体实施方式】一和四所述的位宽逻辑转换的原理示意图。
【具体实施方式】
[0020]【具体实施方式】一、本【具体实施方式】所述的DSP的EMIF读写时序与FPGA的AVALON读写时序的转换方法是通过以下方式实现的:
[0021]FPGA中的写下降沿检测逻辑模块对DSP的写信号进行检测，通过位宽逻辑转换对要写入外设的地址和要写入的数据进行位宽转换处理，并对写使能输出信号赋值，实现DSP对FPGA内AVALON总线上外设的写时序转换；
[0022]FPGA中的读下降沿检测逻辑模块对DSP的读信号进行检测，通过位宽逻辑转换对要读模块的16位地址进行位宽转换处理，并对读使能信号o_read和waitrequest进行实时检测，实现DSP对FPGA内AVALON总线上外设的读时序转换。
[0023]DSP的EMIF读写时序与FPGA的AVALON读写时序转换方法的原理示意图如图1所示，左侧为DSP的对EMIF接口进行控制的管脚0E、CS、RD、WE、EA[16..0]、ED[15..0]、RDY，右侧为AVALON外设模块对AVALON总线接口进行控制的管脚waitrequest、readdata[30:0]、read、write、writedata[31:0]和 address [31:0]，通过使用 Verilog 语言编写相应逻辑，实现DSP为主端口控制的EMIF对FPGA的AVALON上外设模块进行直接读写控制，并将编写好的桥接逻辑转化为一端可以直接连接DSP的EMIF接口，另一端可以直接连接AVALON总线接口的标准IP核，提高了系统的集成度、灵活性和稳定性。
[0024]【具体实施方式】二、结合图1说明本【具体实施方式】，本【具体实施方式】与【具体实施方式】一所述的DSP的EMIF读写时序与FPGA的AVALON读写时序的转换方法的区别在于，所述实现DSP对FPGA内AVALON总线上外设的写时序转换的过程具体为:FPGA中的写下降沿检测逻辑模块检测到DSP的写信号WE的下降沿，同时片选DSP的片选信号CS有效、地址线EA[16]为 1，
[0025]DSP将要写入外设的地址与要写入的数据送入写寄存器，经过位宽转换逻辑转换为16位的地址、数据为32位的地址o_address和数据o_writedata，同时将写使能输出信号o_write赋值为1，从而实现了 DSP对FPGA内AVALON总线上外设的写控制。
[0026]【具体实施方式】三、结合图1说明本【具体实施方式】，本【具体实施方式】与【具体实施方式】一所述的DSP的EMIF读写时序与FPGA的AVALON读写时序的转换方法的区别在于，所述实现DSP对FPGA内AVALON总线上外设的读时序转换的过程具体为:FPGA中的读下降沿检测逻辑模块检测