如图10所示的物理处理器1000包括两个核--核1001和1002。在此，核1001 和1002被视为对称核，即这些核具有相同的配置、功能单元和/或逻辑。在另一个实施例 中，核1001包括无序处理器核，而核1002包括有序处理器核。然而，核1001和1002可从任 何类型的核中单独地选择，诸如原生核、受软件管理的核、适于执行原生指令集架构（ISA) 的核、适于执行转换ISA的核、协同设计的核或其它已知核。不过，为进一步讨论，以下将进 一步详细描述在核1001中示出的功能单元，因为核1002中的单元以类似方式操作。
[0067] 如所描绘的，核1001包括两个硬件线程1001a以及1001b，它们也可以被称为硬 件线程槽l〇〇la以及1001b。因此，在一个实施例中，诸如操作系统之类的软件实体潜在地 将处理器1000视为四个独立的处理器，即能够并发地执行四个软件线程的四个逻辑处理 器或处理元件。如上所述，第一线程与架构状态寄存器1001a相关联，第二线程与架构状态 寄存器1001b相关联，第三线程可与架构状态寄存器1002a相关联，并且第四线程可与架构 状态寄存器1002b相关联。在此，架构状态寄存器（1001a、1001b、1002a和1002b)中的每 一个可被称为处理元件、线程槽或线程单元，如上所述。如上所述，架构状态寄存器l〇〇la 被复制在架构状态寄存器l〇〇lb中，因此能够为逻辑处理器1001a和逻辑处理器1001b存 储各个架构状态/上下文。在核1001中，也可复制用于线程1001a和1001b的其它较小资 源，诸如指令指针以及分配器和重命名块1030中的重命名逻辑。诸如重排序器/引退单元 1035中的重排序缓冲器、ILTB 1020、载入/存储缓冲器、以及队列之类的一些资源可通过 分区来共享。诸如通用内部寄存器、页表基本寄存器、低级数据缓存和数据TLB 1015、执行 单元1040、以及无序单元1035的部分之类的其它资源潜在地被完全共享。
[0068] 处理器1000通常包括其它资源，这些其它资源可被完全共享、通过分区共享、或 由处理元件专用/专用于处理元件。在图10中，示出了具有处理器的说明性的逻辑单元/ 资源的纯示例性处理器的实施例。注意，处理器可包括或省略这些功能单元中的任一个，并 包括未描绘出的任何其它已知的功能单元、逻辑或固件。例如，每一核都可包括如此处所描 述的XTBA。如图所示，核1001包括简化的、代表性的无序（000)处理器核。但是，在不同实 施例中可利用有序处理器。〇〇〇核包括用于预测要被执行/进行的分支的分支目标缓冲器 1020以及用于存储指令的地址转换条目的指令转换缓冲器（I-TLB) 1020。
[0069] 核1001进一步包括耦合至取出单元1020以用于解码所取出的元素的解码模块 1025。在一个实施例中，取出逻辑包括分别与线程槽1001a、1001b相关联的各个序列发生 器。通常，核1001与第一 ISA相关联，该第一 ISA定义/指定能在处理器1000上执行的指 令。作为第一 ISA的一部分的机器代码指令常常包括引用/指定要被执行的指令或操作的 指令的一部分（被称为操作码）。解码逻辑1025包括由这些指令的操作码来识别这些指令 并在流水线上传递所解码的指令以进行如第一 ISA所定义的处理的电路。例如，在一个实 施例中，解码器1025包括被设计成或适于识别诸如事务性指令之类的特定指令的逻辑。作 为解码器1025识别的结果，架构或核1001采取特定的、预定的动作以执行与适当指令相关 联的任务。重要的是应注意，本申请中描述的任务、块、操作和方法中的任一个可响应于单 个或多个指令来执行；它们中的一些可以是新的或旧的指令。
[0070] 在一个示例中，分配器和重命名器块1030包括用于预留资源的分配器，诸如用于 存储指令处理结果的寄存器组。然而，线程1001a和1001b潜在地能够进行无序执行，其中 分配器和重命名器块1030还保留其它资源（诸如用于跟踪指令结果的重排序缓冲器）。单 元1030还可包括寄存器重命名器，用于将程序/指令引用寄存器重命名为处理器1000内 部的其它寄存器。重排序/引退单元1035包括诸如上述的重排序缓冲器、加载缓冲器和存 储缓冲器之类的组件，以支持无序执行的指令的无序执行和稍后的有序引退。
[0071] 在一个实施例中，调度器和执行单元块1040包括调度器单元，用于在执行单元上 调度指令/操作。例如，在具有可用的浮点执行单元的执行单元的端口上调度浮点指令。还 包括与执行单元相关联的寄存器组，用于存储信息指令处理结果。示例性的执行单元包括 浮点执行单元、整数执行单元、跳转执行单元、加载执行单元、存储执行单元以及其它已知 的执行单元。
[0072] 较低级的数据缓存和数据转换缓冲器（D-TLB) 1051耦合至执行单元1040,1041。 数据缓存用于存储最近使用/操作的元素（诸如数据操作数），这些元素在存储器一致性状 态下潜在地被保持。D-TLB 1051用于存储最近的虚拟/线性至物理地址转换。作为特定示 例，处理器可包括页表结构，用于将物理存储器分解成多个虚拟页。每一数据缓存都可以存 储多个条目，每一条目都可包括元数据，该元数据可包括转换指示符，如此处所描述的。
[0073] 在此，核1001和1002共享对较高级或进一步远离的缓存1010的访问，较高级或 进一步远离的缓存用于缓存最近取出的元素。每一进一步远离缓存1010缓存都可以存储 多个条目，每一条目都可包括元数据，该元数据可包括转换指示符，如此处所描述的。注意， 较高级或进一步指的是缓存级增加或进一步远离执行单元。在一个实施例中，较高级缓存 1010是最后级数据缓存一一处理器1000上的存储器层次中的最后级缓存，诸如第二或第 三级数据缓存。然而，较高级缓存1010不限于此，因为它可与指令缓存相关联或包括指令 缓存。替代地，跟踪缓存一种类型的指令缓存 可親合在解码器1025之后，用于存 储最近解码的跟踪。
[0074] 在所描绘的配置中，处理器1000还包括总线接口模块1005。历史上，控制器1070 被包括在处理器1000外部的计算系统中。在该场景中，总线接口 1005与处理器1000外部 的设备通信，处理器1000外部的设备诸如系统存储器1075、芯片组（通常包括存储器控制 器中枢以连接到存储器1075以及I/O控制器中枢以连接到外围设备）、存储器控制器中枢、 如此处所描述的物理图谱缓存（PM$)、北桥、或其它集成电路。并且在该场景中，总线1005 可包括任何已知的互连，诸如多点总线、点对点互连、串行互连、并行总线、一致性（例如缓 存一致性）总线、分层协议架构、差分总线以及GTL总线。
[0075] 存储器1075可专属于处理器1000或与系统中的其它器件共享。存储器1075的 类型的常见示例包括DRAM、SRAM、非易失性存储器（NV存储器）以及其它已知的存储设备。 注意，器件1080可包括耦合到存储器控制器中枢的图形加速器、处理器或卡，耦合到I/O控 制器中枢的数据存储，无线收发器，闪存器件，音频控制器，网络控制器，或其它已知器件。
[0076] 然而，注意，在所描绘的实施例中，控制器1070被示为处理器1000的一部分。最 近，随着更多的逻辑和器件被集成在单个管芯上（如SOC)，这些器件中的每一个可被合并 在处理器1000上。例如，在一个实施例中，存储器控制器中枢1070与处理器1000处于同 一封装和/或管芯上。在此，核的一部分（核上部分，on-core portion)包括与诸如存储器 1075和/或图形器件1080之类的其它器件进行接口的一个或多个控制器1070。包括用于 与此类器件进行接口的控制器和互连的该配置通常被称为核上（或非核（un-core)配置）。 作为示例，总线接口 1005包括环形互连，环形互连具有用于与存储器1075进行接口的存储 器控制器以及用于与图形处理器1080进行接口的图形控制器。然而，在S0C环境中，诸如 网络接口、协同处理器、存储器1075、图形处理器1080以及任何其它已知计算机器件/接口 之类的甚至更多的器件可被集成到单个管芯或集成电路上，以提供具有高功能性和低功耗 的小外形规格。
[0077] 各实施例可以以许多不同的系统类型来实现。现在参照图11，其中示出了根据本 发明一实施例的系统的框图。如图11所示，多处理器系统1100是点对点互连系统，并包括 通过点对点互连1150而耦合的第一处理器1170和第二处理器1180。如图11所示，处理 器1170和1180中的每一个都可以是多核处理器，包括第一和第二处理器核（即，处理器核 1174a和1174b，处理器核1184a和1184b)，虽然潜在地更多核可以存在于处理器中。处理 器中的一个或多个可包括XTBA，如此处所描述的，以及相应的缓存。缓存中的一个或多个都 可以存储多个条目，每一条目都可包括元数据，该元数据可包括转换指示符，如此处所描述 的。
[0078] 仍参考图11，第一处理器1170还包括存储器控制器中枢（MCH) 1172和点对点 (P-P)接口 1176和1178。类似地，第二处理器1180包括MCH 1182和P-P接口 1186和1188。 如图11所示，MCH 1172和1182将处理器耦合到相应的存储器，即，存储器1132和存储器 1134,它们可以是本地连接到相应的处理器的系统存储器（例如，DRAM)的一部分。第一处 理器1170和第二处理器1180可分别经由P-P互连1152和1154耦合至芯片组11