一种全fifo电路设计方法及其通用验证平台的制作方法
【技术领域】
[0001] 本发明涉及大规模集成电路设计及其仿真验证技术领域，特别是一种适用于对数 字信号做分步处理的FPGA或ASIC芯片电路设计方法及其通用仿真验证平台。
【背景技术】
[0002] 在今天变化快速的市场上，芯片能否尽早供应将直接影响产品的市场销售量和价 格。该就要求设计人员必须尽快完成产品的设计、测试和制造，然而随着芯片集成度增加和 芯片规模扩大，使得设计和验证变得更复杂，需要更长时间周期。因此如何方便、快捷地进 行ASIC设计和验证成为技术人员感兴趣的问题。
[0003] 从设计角度讲，设计的可重用性已经在业界推广了很多年。设计可重用的核也思 想就是模块化设计，把设计中特定功能包装成一系列功能模块，并提供标准接口用于模块 间互联，其中标准接口可W使用通用的片内总线，如ARM公司的内部先进微控制器总线结 构（AMBA, Internal Advanced Microcontroller Bus Architec1:ure)，IBM公司的片上设备 总线（OPB, On-Qiip化ri地eral Bus) W及OpenCores维护的Wishbone等，但是该些标准 接口是面向复杂度比较高的模块间互联，完成复杂的数据和控制信息的交互。在一些交互 比较单一的应用中，也可W使用简化的接口方式，只要是各个模块间都使用统一的方式，也 满足设计可重用性的要求。
[0004] 从验证角度讲，随着芯片集成度增加和芯片规模扩大，验证越来越成为设计的关 键。在ASIC设计中，验证时间在整个项目的比重可达509T75%，因此验证的成败成为了决定 整个项目是否成功的关键，如何在验证过程中，尽可能减少工作量成了ASIC设计中核也的 问题，所W验证的可重用性和验证自动化成为了验证中急需解决的问题。一般来讲，验证分 为模块级和芯片级验证两个层次，首先对各模块做模块级验证，功能正确之后集成在一起 做芯片级验证。对于模块级验证，每个模块都需要搭建与之对应的验证平台，编写测试向量 等，该些工作有很大的重复性，减少模块级验证工作量能够有效的减少验证的时间，加快开 发过程。
[0005] 在现有的加快设计与验证的专利中，往往都是基于单一方式，或者是基于特殊应 用背景不具有通用性。如中国专利CN200510103217.6"-种快速生成逻辑电路的方法"使 用化rl脚本的方法自动生成CTL代码，减少人工参与的工作量加快芯片设计过程，与本发 明通过系统设计加快芯片的方法完全不同。中国专利CN200810104678. 9"视频处理芯片的 验证方法和系统"是一种如何对视频处理芯片进行验证的方法和系统，其应用范围单一，不 具有通用性。综上所述，现有的专利和技术都没有涉及到通过统一的电路设计和通用的验 证平台提高设计和验证的工作效率的方法。
【发明内容】
[0006] 本发明旨在解决现有集成电路芯片接口方式复杂、缺乏通用性，同时也缺乏通用 的集成电路芯片验证平台等技术问题，提供一种简单通用的接口方式、通过统一的验证平 台即可完成系统中所有模块验证的全FIFO电路设计方法及其通用验证平台。
[0007] 本发明的目的是通过W下技术方案实现的。
[0008] 本发明的一种全FIFO电路设计方法，其中电路中各功能模块均包括输入端、功能 逻辑单元和输出端H个部分，功能逻辑单元位于输入端和输出端中间；输入端由串接的本 级接收状态机和本级接收FIFO电路组成，本级接收状态机接收前一级功能模块输入的交 互数据并将数据存入本级接收FIFO电路；发送端由串接的本级发送FIFO电路和本级发送 状态机组成，本级发送状态机根据本级发送FIFO电路中是否有数据W及后一级功能模块 是否能接收数据把数据从本级发送FIFO电路中读出，并传送给后一级功能模块。
[0009] 本发明的一种全FIFO电路设计方法，其中相连的前后级功能模块间通过特定的 标准化接口进行通讯，该接口包含trdy,irdy,data,frame_start，frame_end五个信号，其 中data信号的位宽可由参数调整。
[0010] 本发明的一种全FIFO电路设计方法，其中本级功能模块的trdy信号分别连接前 一级功能模块与后一级功能模块的irdy信号，本级功能模块的irdy信号分别连接前一 级功能模块与后一级功能模块的trdy信号，本级功能模块的data信号、化ame_start信 号、化ame_end信号分别对应连接前一级功能模块与后一级功能模块的data信号、化ame_ start信号、frame_end信号。
[0011] 本发明的一种全FIFO电路设计方法，其中功能模块间的数据传输包括如下步骤， 步骤一：本级发送端有数据需要发送时，有效化ame_start信号一个时钟周期，后一级 接收状态机收到该信号后从空闲状态转到接收状态等待本级发送端的数据准备好信号； 步骤二：本级发送FIFO电路内有数据时，本级发送状态机有效本级发送端irdy信号通 知后一级接收端，在没有完成该数据传输之前irdy信号会一直有效； 步骤H;如果后一级接收FIFO电路非满，表示其可接收数据，后一级接收状态机有效 后一级接收端irdy信号完成一次数据传输，在有效irdy信号一个时钟周期之后有效后一 级接收FIFO电路的写指示信号，把数据存入后一级接收FIFO电路；同时会判断后一级接收 FIFO电路状态，如果其非满，则会一直有效该irdy信号，否则使irdy无效表明后一级接收 端不能再接收数据； 步骤四：本级发送状态机检测到接口上irdy和trdy同时有效后，会判断本级发送FIFO电路中是否还有数据需要发送，如果有，持续有效trdy并且把新的数据放在数据总线 上；如果没有则无效trdy信号； 步骤五：完成一峽发送之后，本级发送状态机有效化ame_end信号一个时钟周期，后一 级接收端状态机收到该信号后从跳到空闲状态等待本级发送端启动下一峽的传输。
[0012] 本发明的一种全FIFO电路设计方法的通用验证平台，由测试用例解析模块、前端 模块、后端模块、消息检测模块、错误检测模块构成，被测式模块一端连接前端模块的输入 输出端口，另一端连接后端模块的输入输出端口；前端模块的输入端口连接测试用例解析 模块的一个输出端口，其两个输出端口分别使用事件驱动的方式连接一个消息检测模块和 一个错误检测模块；后端模块的输入端口连接测试用例解析模块的另一个输出端口，其两 个输出端口分别使用事件驱动的方式连接另一个消息检测模块和另一个错误检测模块；前 端模块和后端模块分别与待测试模块通过特定的标准化接口进行通讯，该接口包含trdy， irdy,data,frame_start,frame_end五个信号。
[0013] 本发明的一种全FIFO电路设计方法的通用验证平台，其中所述的前端模块和后 端模块均采用任务层、协议层和应用层H层架构，由上层任务调用下层任务完成各层次指 定的功能，任务的进入和退出均设置于时钟上升沿。
[0014] 本发明的一种全FIFO电路设计方法的通用验证平台，其中所述测试用例解析模 块通过10接口连接外部输入设备，该模块的操作包括如下步骤： 步骤一；根据仿真参数读入测试用例文件； 步骤二；调用模块中的指令解析器分析指令，之后将任务嵌入测试环境中； 步骤H;启动仿真，并检测仿真过程中的异常情况； 步骤四：比较