码寄存器操作数和目的地向量寄存器的VPBROADCASTM指令。
[0069] 在603,通过解码逻辑解码VPBROADCASTM指令。依赖于指令的格式，在该阶段可解 释各种数据，诸如是否有数据变换，写入和/或检索哪些寄存器、访问哪些存储器地址等。
[0070] 在605,检索/读取源操作数值。例如，读取源写掩码寄存器。
[0071] 在607,通过一个或多个功能单元之类的执行资源执行VPBROADCASTM指令（或构 成这一指令的操作，诸如微操作），以便对源写掩码操作数的数据进行零扩展（如果需要的 话），使得源写掩码操作数的数据与目的地向量寄存器的数据元素尺寸相同。
[0072] 在609,将源写掩码寄存器的（经零扩展的）数据广播（存储）到目的地向量寄存 器的每个数据元素位置。虽然分别示出了 607和609,但在一些实施例中，它们作为指令执 行的一部分一起执行。
[0073] 图7示出处理VPBROADCASTM指令的方法的实施例。在该实施例中，假定先前已经 执行了操作601-605中的一些（若不是全部），然而未示出那些操作，以免模糊下文呈现的 细节。例如，未示出取出和解码，也未示出操作数检索。
[0074] 在701，将源写掩码寄存器的数据零扩展（如果需要的话）成与紧缩数据目的地的 紧缩数据元素相同的尺寸。例如，如果源写掩码寄存器是8位且具有值 X〇l且紧缩数据源 和目的地的数据元素是16位，则源写掩码寄存器的数据被扩展8位为X0001。
[0075] 在703,源写掩码的（经零扩展的）数据被写入到目的地寄存器的最低有效数据元 素位置。
[0076] 在705,判断这是否是目的地位置的最高有效数据元素位置。如果是，则在707完 成广播。在一些实施例中，在写入最低有效数据元素位置后，跳过该步骤。
[0077] 如果否，在709,写掩码的（经零扩展的）数据被写入到目的地寄存器的下一最低 有效数据元素位置。在705,判断这是否是目的地位置的最高有效数据元素位置。
[0078] 尽管关于图7的以上描述被示为顺序过程，但在一些实施例中，目的地寄存器的 数据元素位置被并行写入。另外，如上所指出的，在一些实施例中，写掩码寄存器也可被用 于禁止对数据元素位置的写入。
[0079] 示例件指令格式
[0080] 本文中所描述的指令的实施例可以不同的格式体现。另外，在下文中详述示例性 系统、架构、以及流水线。指令的实施例可在这些系统、架构、以及流水线上执行，但是不限 于详述的系统、架构、以及流水线。
[0081] 示例性寄存器架构
[0082] 图9是根据本发明的一个实施例的寄存器架构900的框图。在所示出的实施例中， 有32个512位宽的向量寄存器910 ;这些寄存器被引用为zmmO到zmm31。较低的16zmm寄 存器的较低阶256个位覆盖在寄存器ymm〇-16上。较低的16zmm寄存器的较低阶128个位 (ymm寄存器的较低阶128个位）覆盖在寄存器xmmO-15上。
[0083] 通用寄存器925-一在所示出的实施例中，有十六个64位通用寄存器，这些寄存 器与现有的x86寻址模式一起使用来寻址存储器操作数。这些寄存器通过名称RAX、RBX、 RCX、RDX、RBP、RSI、RDI、RSP 以及 R8 到 R15 来引用。
[0084]标量浮点堆栈寄存器组（x87堆栈）945，在其上面重叠了 MMX紧缩整数平坦寄存器 组950--在所示出的实施例中，x87堆栈是用于使用x87指令集扩展来对32/64/80位浮 点数据执行标量浮点运算的八元素堆栈；而使用MMX寄存器来对64位紧缩整数数据执行操 作，以及为在MMX和XMM寄存器之间执行的一些操作保存操作数。
[0085] 本发明的替代实施例可以使用较宽的或较窄的寄存器。另外，本发明的替代实施 例可以使用更多、更少或不同的寄存器组和寄存器。
[0086] 示例性核架构、处理器和计算机架构
[0087] 处理器核可以用出于不同目的的不同方式在不同的处理器中实现。例如，这样的 核的实现可以包括：1)旨在用于通用计算的通用有序核；2)预期用于通用计算的高性能通 用无序核；3)旨在主要用于图形和/或科学（吞吐量）计算的专用核。不同处理器的实现 可包括：1)包括旨在用于通用计算的一个或多个通用有序核和/或旨在用于通用计算的一 个或多个通用无序核的CPU;以及2)包括旨在主要用于图形和/或科学（吞吐量）的一个 或多个专用核的协处理器。这样的不同处理器导致不同的计算机系统架构，其可包括：1) 在与CPU分开的芯片上的协处理器；2)在与CPU相同的封装中但分开的管芯上的协处理 器；3)与CPU在相同管芯上的协处理器（在该情况下，这样的协处理器有时被称为诸如集 成图形和/或科学（吞吐量）逻辑等专用逻辑，或被称为专用核）；以及4)可以将所描述 的CPU(有时被称为应用核或应用处理器）、以上描述的协处理器和附加功能包括在同一管 芯上的芯片上系统。接着描述示例性核架构，随后描述示例性处理器和计算机架构。
[0088] 示例性核架构
[0089] 有序和无序核框图
[0090] 图10A是示出根据本发明的各实施例的示例性有序流水线和示例性的寄存器重 命名的无序发布/执行流水线的框图。图10B是示出根据本发明的各实施例的要包括在处 理器中的有序架构核的示例性实施例和示例性的寄存器重命名的无序发布/执行架构核 的框图。图10A-B中的实线框示出了有序流水线和有序核，而可选增加的虚线框示出了寄 存器重命名的、无序发布/执行流水线和核。给定有序方面是无序方面的子集的情况下，将 描述无序方面。
[0091] 在图10A中，处理器流水线1000包括取出级1002、长度解码级1004、解码级1006、 分配级1008、重命名级1010、调度（也称为分派或发布）级1012、寄存器读取/存储器读取 级1014、执行级1016、写回/存储器写入级1018、异常处理级1022和提交级1024。
[0092] 图10B示出了包括耦合到执行引擎单元1050的前端单元1030的处理器核1090， 且执行引擎单元和前端单元两者都耦合到存储器单元1070。核1090可以是精简指令集计 算（RISC)核、复杂指令集计算（CISC)核、超长指令字（VLIW)核或混合或替代核类型。作 为又一选项，核1090可以是专用核，诸如例如网络或通信核、压缩引擎、协处理器核、通用 计算图形处理器单元（GPGPU)核、或图形核等等。
[0093] 前端单元1030包括耦合到指令高速缓存单元1034的分支预测单元1032,该指令 高速缓存单元1034耦合到指令转换后备缓冲器（TLB) 1036,该指令转换后备缓冲器1036耦 合到指令取出单元1038,指令取出单元1038親合到解码单元1040。解码单元1040 (或解码 器）可解码指令，并生成从原始指令解码出的、或以其他方式反映原始指令的、或从原始指 令导出的一个或多个微操作、微代码进入点、微指令、其他指令、或其他控制信号作为输出。 解码单元1040可使用各种不同的机制来实现。合适的机制的示例包括但不限于查找表、硬 件实现、可编程逻辑阵列（PLA)、微代码只读存储器（ROM)等。在一个实施例中，核1090包 括（例如，在解码单元1040中或否则在前端单元1030内的）用于存储某些宏指令的微代 码的微代码ROM或其他介质。解码单元1040耦合到执行引擎单元1050中的重命名/分配 单元1052。
[0094] 执行引擎单元1050包括重命名/分配器单元1052,该重命名/分配器单元1052 耦合至引退单元1054和一个或多个调度器单元1056的集合。调度器单元1056表示任何数 目的不同调度器，包括预留站、中央指令窗等。调度器单元1056耦合到物理寄存器组单元 1058。每个物理寄存器组单元1058表示一个或多个物理寄存器组，其中不同的物理寄存器 组存储一种或多种不同的数据类型，诸如标量整数、标量浮点、紧缩整数、紧缩浮点、向量整 数、向量浮点、状态（例如，作为要执行的下一指令的地址的指令指针）等。在一个实施例 中，物理寄存器组单元1058包括向量寄存器单元和标量寄存器单元。这些寄存器单元可以 提供架构向量寄存器、向量掩码寄存器、和通用寄存器。物理寄存器组单元1058与引退单 元1054重叠以示出可以用来实现寄存器重命名和无序执行的各种方式（例如，使用重新排 序缓冲器和引退寄存器组；使用将来的文件、历史缓冲器和引退寄存器组；使用寄存器映 射和寄存器池等等）。引退单元1054和物理寄存器组单元1058耦合到执行群集1060。执 行群集1060包括一个或多个执行单元1062的集合和一个或多个存储器访问单元1064的 集合。执行单元1062可以对各种类型的数据（例如，标量浮点、紧缩整数、紧缩浮点、向量整 型、向量浮点）执行各种操作（例如，移位、加法、减法、乘法）。尽管一些实施例可以包括专 用于特定功能或功能集合的多个执行单元，但其他实施例可包括全部执行所有功能的仅一 个执行单元或多个执行单元。调度器单元1056、物理寄存器组单元1058和执行群集1060 被示为可能有多个，因为某些实施例为某些类型的数据/操作创建分开的流水线（例如，标 量整型流水线、标量浮点/紧缩整型/紧缩浮点/向量整型/向量浮点流水线，和/或各自 具有其自己的调度器单元、物理寄存器组单元和/或执行群集的存储器访问流水线一一以 及在分开的存储器访问流水线的情况下，实现其中仅该流水线的执行群集具有存储器访问 单元1064的某些实施例）。还应当理解，在使用分开的流水线的情况下，这些流水线中的一 个或多个可以为无序发布/执行，并且其余流水线可以为有序发布/执行。
[0095] 存储器访问单元1064的集合親合到存储器单元1070,该存储器单元1070包括親 合到数据高速缓存单元1074的数据TLB单元1072,其中数据高速缓存单元1074耦合到二 级（L2)高速缓存单元1076。在一个示例性实施例中，存储器访问单元1064可以包括加载 单元、存储地址单元和存储数据单元，这些单元中的每一个单元親合到存储器单元1070中 的数据TLB单元1072。指令高速缓存单元1034还耦合到存储器单元1070中的二级（L2) 高速缓存单元1076。L2高速缓存单元1076耦合到一个或多个其他级的高速缓存，并最终 耦合到主存储器。
[0096] 作为示例，示例性寄存器重命名的、无序发布/执行核架构可以如下实现流水线 1000 :1)指令取出1038执行取出和长度解码级1002和1004 ;2)解码单元1040执行解码 级1006 ;3)重命名/分配器单元1052执行分配级1008和重命名级1010 ;4)调度器单元 1056执行调度级1012 ;5)物理寄存器组单元1058和存储器单元1070执行寄存器读取/存 储器读取级1014 ;执行群集1060执行执行级1016 ;6)存储器单元1070和物理寄存器组单 元1058执行写回/存储器写入级1018 ;7)各单元可牵涉到异常处理级1022 ;以及8)引退 单元1054和物理寄存器组单元1058执行提交级1024。
[0097] 核1090可支持一个或多个指令集（例如，x86指令集（具有与较新版本一起添加 的一些扩展）；加利福尼亚州桑尼维尔市的MIPS技术公司的MIPS指令集；加利福尼州桑尼 维尔市的ARM控股的ARM指令集（具有诸如NEON等可选附加扩展）），其中包括本文中描述 的各指令。在一个实施例中，核1090包括用于支持紧缩数据指令集扩展（例如，AVX1、AVX2 和/或先前描述的一些形式的一般向量友好指令格式（U = 0和/或U = 1))的逻辑，从而 允许很多多媒体应用使用的操作能够使用紧缩数据来执行。
[0098] 应当理解，核可支持多