用于映射混合式数据命令/地址信号的训练的制作方法
【技术领域】
[0001] 本发明的实施例涉及存储器链路的训练。更具体地说，本发明的实施例涉及用于 自动映射混合式数据的技术。
【背景技术】
[0002] 存储器训练在平台上以对准差的控制、时钟和命令/地址（CA)信号开始时，甚至 诸如重置或进入CA训练模式等最基本命令也可能在一些DRAM装置中未正确注册。对于每 个问题平台，当前解决方案需要用于所有这些信号类型的极其严格的长度匹配和/或手动 初始定时设置。因此，只为允许最基本的训练例程运行便能够消耗许多时间和工作。
【附图说明】
[0003] 在附图中，本发明的实施例以示例方式而不是限制方式示出，图中，相似的标号表 示类似的元素。
[0004]图1是对应于用于数据线的映射的训练技术的一个实施例的时序图。
[0005] 图2是用于训练序列的时序图的一个实施例。
[0006] 图3示出可使用的两个训练式样。
[0007] 图4是电子系统的一个实施例的框图。
[0008]图5是能够在图4的系统中利用的训练序列的一个实施例的流程图。
[0009] 图6是用于CLK/CS/CA延迟的预训练过程的一个实施例的流程图。
[0010] 图7是用于CLK/CS/CA延迟的预训练过程的一个实施例的流程图。
[0011] 图8是能够在预训练后使用的数据引脚映射的一个实施例的流程图。
[0012] 图9是能够在无预训练的情况下使用的数据引脚映射的一个实施例的流程图。
[0013] 图10是用于能够在DQ映射后使用的CS训练的技术的一个实施例的流程图。
【具体实施方式】
[0014] 在下面的描述中，陈述了许多特定细节。然而，实现本发明的实施例可无需这些特 定的细节。在其它情况下，公知的电路、结构和技术未详细显示以免混淆对此描述的理解。
[0015] 如果板上存在交换，则低功率DDR-3 (LPDDR-3)命令/地址（CA)训练模式和模式 寄存器读出（MRR)要求特定数据（D?引脚映射。板上不允许交换通过限制产品选项和增 大设计复杂性，限制了向系统设计员和制造商提供的选项。例如，用于典型的双信道LPDDR3 实施例的所有128 DQ引脚的映射将要求相当大的人工，并且可导致错误。它也可要求用于 每个板和用于每个存储器配置选项的自定义BIOS/MRC (存储器参考代码）版本，导致生产 环境复杂和生产管理问题复杂。
[0016] 本文中所述技术能够使用存储器装置训练模式，自动确定要求的信号的映射。例 如，用于LPDDR3的CA训练模式和其它类似训练模式。在一个实施例中，映射技术使用字节 映射(例如，每64比特信道8字节)，该映射能够消除单调的人工劳动和对应的错误概率以 及允许通用BIOS版本用于许多不同的板/平台而无需重新编译BIOS。
[0017] 在一个实施例中，在执行CA训练时，存储器装置对CA总线值进行采样，并且在DQ 引脚上返回反馈。存储器控制器和任何训练支持机制(例如，软件、固件)能够分析反馈并且 确定下一动作。由于未知DQ映射原因，不存在存储器控制器确定哪个输入路由到哪个存储 器数据线的直接方式。
[0018]图1是对应于用于数据线的映射的训练技术的一个实施例的时序图。在一个实施 例中，数据引脚的映射被拆分成偶数和奇数训练。在其它实施例中，能够使用其它拆分或编 组。
[0019] 在一个实施例中，时钟信号110用于驱动在CA总线120和数据总线上的事务。在 一个实施例中，CA高相位值映射到偶数存储器数据输出（例如，0〇0、0〇2、0〇4)，并且0八低相 位值映射到奇数存储器数据输出（例如，DQ1、DQ3、DQ5)。
[0020] 在一个实施例中，传送带有不同于所有其它CA引脚的值的单个CA相位和相同引 脚的第二相位将产生具有不同于其它引脚的值的单个数据信号(例如，16个引脚之一是高 的)。循环单个不同值的位置允许训练机制一次识别一个数据引脚，并且以使用现有技术可 能的更有效方式生成适当的映射。
[0021] 为实现更快映射，例如，8次迭代而不是用于16个引脚的16次迭代，能够使用每四 个引脚不同的CA相位。例如，为查找在字节0中的数据引脚0 (DQ0)和在字节1中的数据 脚8 (DQ8)，能够在CA0和CA5高相位上传送值" 1"，而CA0和CA5低相位和所有其它CA引 脚传送"0"。这产生了在每个DQ字节上提供反馈的单个" 1"值(存储器装置的更低两个字 节)。训练机制随后查找每个字节中的哪单个DQ引脚具有" 1"值，并且存储该信息以便用 于映射和随后的解混合。
[0022] 在一个实施例中，可利用以下CA到DQ映射：
以前的DDR生成不要求如上所述的信号映射。用于LPDDR3的常见解决方案需要信号 映射包括在内，例如，带有映射数据的硬编码表，这对于大量的主板变化和/或存储器配置 是低效的解决方案。另一现有(无效率）的解决方案是完全不允许交换DQ信号和字节以避 免此情况-但这使得板设计极其低效和复杂。
[0023] 在一个实施例中，本文中所述技术为用于存储器装置（例如LPDDR3)的控制、时 钟、命令和地址信号定时的并发初始预训练提供了训练机制。这些机制利用例如LPDDR3命 令/地址（CA)训练模式等带有不要求以前的命令/地址或控制信号训练的训练式样的训 练模式。
[0024] 在一个实施例中，在CA训练模式中时，存储器装置对CA总线上的单个事务进行采 样，并且在DQ信号上提供反馈。在高和低相位上的CA0…CA3引脚值映射到每个存储器装 置的DQ0- 7输出(第1字节)，而CA5- 8高和低相位映射到每个存储器装置的DQ8…15输 出(第2字节)。
[0025] 由于在此训练点无完整的DQ映射，因此，在CA总线上传送不依赖检查确切DQ反 馈的预选择的式样，但信号之和在每个数据字节中等于" 1"。在一个实施例中，式样包括所 有CA总线转变以确保高和低相位的覆盖，同时通过在每次迭代期间每信号只具有从0到1 或从1到0的一个级别转变而不产生过多的压力。
[0026] 图2是用于训练序列的时序图的一个实施例。在一个实施例中，在每个CA引脚(例 如，CA0*" 3和CA5*" 8)上，传送以下式样(或如下所述，其相对/逆版本)。
[0027] 因此，视芯片选择(控制）和CA相对定时与用于每个存储器装置的时钟信号而定， 不同反馈将到达DQ引脚。如果CS 120和CA 130均相对于时钟信号正确对准，则两个时钟 相位将对带有"1"值的两个CA引脚和带有"0"值的另两个CA引脚进行采样，产生带有"1" 值的4个DQ引脚。
[0028] 如果CA和CS总线之一或两者未对准，则不正确的值范围是在"1"采样的两个到 6个DQ引脚(确切值无关紧要)。这允许也能够区分在所有DQ引脚上样本0或1的情况，意 味着存储器装置不在CA训练模式。
[0029] 如果DRAM装置不对任何内容进行采样，则它保持在DQ引脚上的反馈不变，由此导 致向存储器控制器显示旧的不相关反馈。这是我们要了解情况为什么是这样的原因。在一 个实施例中，为区分缺乏样本(例如，由于边际/不正确定时）与正确定时，能够使用两个独 特逆式样，这两个逆式样如果采样正确，则均产生四个" 1"，但带有不同特征。因此，每个有 效点应对带有两个不同特征的"4"采样。任何其它结果被视为失效点。图3示出可使用的 两个训练式样。类似种类和类似特性的式样将实现相同结果。
[0030] 在特定于LPDDR-3和有关实现的一个实施例中，由于初始时钟/CTRL/CA定时可能 无效，因此，无法保证初始重置/初始化和CA训练模式输入命令已正确解码。在一个实施例 中，为保证重置命令成功(例如，MRW63命令)，CS能够是在两个连续周期内的传送信号("2N CS"模式)。
[0031] 此时，所需的所有MR值仍不可用于LPDDR操作，但尚不要求这些值。在一个实施 例中，需要的唯一 MRW是CA训练模式输入(例如，MRW41)，这可能由于时钟/CTRL定时原因 而成功或不成功。因此，对于显示不正确结果的迭代，如果存在存储器装置不在CA训练模 式中的指示，则退出CA训练模式(如果此列上的一些DRAM