写入DDR2芯片中。DDR2输出的数据再次通过FIFO A2进行位宽及速率转换后经PXIe总线送往上位机。DDR2芯片的写入与读取过程通过判断FIFO Al的空满标志位进行切换，当FIFO Al将满时将数据写入DDR2，当FIFO Al将空时读取DDR2中的数据，从而在一片DDR2SDRAM内部实现乒乓操作，保证了数据的高速传输。
[0024]数据速率切换模块如图4所示，该模块由DCM_BASE、DCM_ADV和速率切换控制器组成，数据传输速率的切换通过改变I/o 口的读写时钟实现。首先将晶振产生的100MHz系统时钟与DCM_BASE的输入时钟连接，在DCM_BASE内部实现对系统时钟的分频，该分频时钟作为DCM_ADV的驱动时钟与DCM_ADV的驱动时钟端口相连。当PCIe接口模块接收到速率切换指令信号时，速率切换控制器根据该指令信号对DCM_ADV进行配置从而产生1MHz至10MHz的动态时钟信号，进而实现数据传输速率的动态切换。
[0025]电平切换模块如图5所示，该模块由FPGA的I2C总线和程控电源芯片进行相应连接构成。该程控电源芯片芯片采用I2C总线的用户接口，芯片内部为每一电平输出口提供一个配置寄存器，FPGA通过I2C总线向配置寄存器中写入相应的控制字，进而实现对芯片输出电压的控制，最后将该输出电压与32路1/0所属Bank的专用电源引脚相连，从而实现数据电平的切换。
[0026]电平约束重配置模块如图6所示，该模块主要由ICAP和配置芯片组成，当数据电平改变时，对应数据高低电平的判断阈值也需要做相应改变，所以本发明采用一种电平约束重配置的方法对数据I/o管脚电平约束做了相应切换。通过ICAP核接口的配置总线和控制总线分别与配置芯片的数据引脚和控制引脚相连，当PCIe接口模块接收到电平切换指令信号时，ICAP核根据该指令信号的要求对配置芯片内部不同地址的配置文件进行调用，此模块配置芯片中分别放置了 1.8V、2.5V、3.3V三个电平约束文件。
[0027]数据传输方式切换模块如图7所示，该模块由输入串并转换器ISERDES和输出并串转换器0SERDES组成。通过串联/解串器SERDES的输入输出口与数字1/0接口相连，当ISERDES的数据输入使能信号为高电平时，进行数字1/0高速串行数据的采集，将该串行数据串并转换为低速并行数据；当0SERDES的数据输出使能信号为高电平时进行低速并行数据的输出，将该并行数据并串转换为高速的串行数据与数字1/0 口相连。
[0028]数据传输方式重配置模块如图8所示，该模块主要由Micoblaze、GP10、和配置芯片组成，由于全局重配置的方法会导致上位机重启对PCIe接口模块进行识别，所以本发明采用一种局部重配置的方法，仅对数字I/O 口的串联/解串器SERDES部分进行切换，有效避免了系统重启的问题。首先通过GP1与PCIe总线的指令信号线相连，然后通过Micoblaze与GP1的输出信号线相连，最后通过Micoblaze与配置芯片的配置总线、控制总线相连，当传输方式切换指令信号到达后，Micoblaze根据该指令信号分别对配置芯片中相应地址的配置文件进行调用，此模块配置芯片中分别放置了 ISERDES、0SERDES两种传输方式配置文件。
[0029]本发明采用PCIe总线配合DDR2高速缓存的设计完成高速数字I/O系统的数据传输，保证了数据传输的实时性，并通过上位机控制可实现数据速率、数据电平、数据传输方式三种系统功能的动态切换，既保证了数据的稳定传输，有提高了系统的灵活性和可操作性。
【主权项】
1.一种基于PXIe总线的高速数字I/O系统，该系统采用FPGA作为主控芯片实现对各外设芯片的接口控制，其特征在于:该系统包括PCIe接口模块、高速缓存模块、速率切换模块、电平切换模块、数据传输方式切换模块和配置模块六部分； 所述的PCIe接口模块通过FPGA内部的Rocket1 GTP收发器与PCIe接口的数据总线相连，差分时钟信号与PCIe接口的时钟总线相连，通过PCIe接口与上位机的PCIe插槽相连，通过上位机进行数据信号和指令信号的传输； 所述的高速缓存模块包括2个异步FIFO、I个MIG控制器和I片DDR2芯片，2个异步FIFO分别位于MIG控制器的前后两端，与MIG控制器的数据总线相连，最后通过MIG控制器与DDR2芯片的数据总线、地址总线、时钟总线进行相应连接； 所述的速率切换模块包括晶振芯片、DCM_BASE和DCM_ADV，首先将晶振产生的时钟信号与FPGA专用的时钟接口相连，该时钟信号进入FPGA内部后与DCM_BASE的时钟接口相连，然后DCM_BASE输出的时钟信号再与DCM_ADV的时钟接口相连，最后DCM_ADV产生的动态时钟信号与系统的数字I/O 口相连；DCM_BASE用来产生系统的各种内部时钟信号；DCM_ADV根据PCIe接口模块接收到的指令信号的要求产生动态时钟信号用来实现数据传输速率在1Mbps至10Mbps间的动态切换； 所述的电平切换模块包括程控电源芯片和I2C总线，首先通过FPGA的I2C总线与程控电源芯片的配置引脚相连，然后通过程控电源芯片的输出电压作为FPGA的高速数字I/O 口所属BANK的电源引脚的输入，该模块根据PCIe接口模块接收到的指令信号的要求对程控电源芯片的配置寄存器进行配置，并将配置后的程控电源芯片的输出电压作为高速数字I/O的数据电平，从而实现数据电平在1.8V、2.5V、3.3V间的的动态切换； 所述的数据传输方式切换模块包括ISERDES串并转换、0SERDES并串转换、和微处理器Micoblaze，首先微处理器Micoblaze与PCIe接口模块的得到的指令信号线相连，然后通过微处理器Micoblaze解析得到的指令信号与ISERDES和0SERDES的使能接口相连，该模块通过微处理器Micoblaze对PCIe总线接收到的指令信号进行解析，在该指令信号的控制下实现数据传输方式在32路数字1/0、SERDES串联/解串器控制下的I路数字I/O间的动态切换； 所述的配置模块将BPI FLASH芯片的地址总线和数据总线分别与FPGA芯片的配置地址总线和数据总线进行连接，BPI FLASH配置芯片存储多个配置文件，根据系统需要对不同的配置文件进行调用。
【专利摘要】一种基于PXIe总线的高速数字I/O系统涉及信号与信息处理领。系统采用FPGA作为主控芯片实现对各外设芯片的接口控制，其特征在于：该系统包括PCIe接口模块、高速缓存模块、速率切换模块、电平切换模块、数据传输方式切换模块和配置模块六部分；本发明使用一种程控电源芯片配合约束文件全局重配置的方法实现数据电平在1.8V、2.5V、3.3V之间的动态切换，使用SERDES(串联/解串器)配合局部重配置的方法实现数据传输方式在32路并行传输和1路串行传输之间的动态切换。使用DCM(数字时钟管理模块)技术实现数据采集或输出速率从10Mbps至100Mbps之间的动态切换，在保证了高速数字I/O系统稳定传输的基础上实现了对不同应用环境下多任务要求的动态配置。
【IPC分类】G06F13/38, G06F13/362
【公开号】CN104915303
【申请号】CN201510351154
【发明人】赛景波, 刘杰, 江继龙, 王文琮
【申请人】北京工业大学
【公开日】2015年9月16日
【申请日】2015年6月23日