一种基于一次可编程查找表的标准单元逻辑电路的制作方法
【技术领域】
[0001] 本发明涉及集成电路设计领域，更具体地说，涉及一种基于一次可编程查找表的 标准单元逻辑电路。
【背景技术】
[0002] 基于标准单元的半定制设计流程是当前ASIC(ApplicationSpecific IntegratedCircuit:专用芯片）的主流设计技术。在该设计流程中，芯片设计者采用硬 件描述语言设计芯片，即对芯片功能进行建模，然后运用自动化设计软件将设计代码综合 成标准单元电路，进而通过物理后端设计将标准单元电路转换成对应制程工艺下可制造的 ⑶S版图，最后由代工厂生产芯片。虽然目前基于CMOS标准单元的ASIC芯片设计技术得到 最广泛应用，但是也存在以下安全性相关的问题。一是对于一颗已有的基于CMOS标准单元 的ASIC芯片而言，很难通过开销小的无损检测技术确认芯片的逻辑电路确实与初始设计 完全一致，即无法确认硅后ASIC芯片是否存在非预期的逻辑电路，比如后门或木马。二是 芯片设计者或者IP(IntellectualProperpty:指某一方提供的、形式为逻辑单元、芯片设 计的可重用模块）核设计者无法从技术上彻底保护知识产品，比如仿造者通过反向工程可 以还原ASIC芯片的逻辑电路，IP核提供者也无法控制IP核的非授权使用，即无法控制IP 核使用者制造出超过限定数量的芯片。
[0003] 因此，如何保障芯片的核心逻辑不受木马电路的干扰或破坏，保证核心私密数据 的安全存储而不被后门电路窃取是现在需要解决的问题。
【发明内容】
[0004] 本发明的目的在于提供一种基于一次可编程查找表的标准单元逻辑电路，以保障 芯片的核心逻辑不受木马电路的干扰或破坏，保证核心私密数据的安全存储而不被后门电 路窃取。
[0005] 为实现上述目的，本发明实施例提供了如下技术方案：
[0006] -种基于一次可编程查找表的标准单元逻辑电路，包括：
[0007] 基于反熔丝的存储单元阵列、状态放大和编程控制逻辑电路；
[0008] 其中，若所述标准单元逻辑电路有2"个输入的字线使能信号WL，有m个输入的位 线使能信号BLS，则所述存储单元阵列为2"行m列的存储单元阵列，所述状态放大和编程控 制逻辑电路为m个，且每个状态放大和编程控制逻辑电路与所述每个状态放大和编程控制 逻辑电路相对应的一列存储单元均相连。
[0009] 优选的，若连接存储单元的字线使能信号WL和位线使能信号BLS均为高电平，则 对所述存储单元进行编程。
[0010] 优选的，若连接所述存储单元的字线使能信号WL和位线使能信号BLS均为高电 平，且所述存储单元被成功编程，则所述标准单元的输出D0为低电平；
[0011] 若连接所述存储单元的字线使能信号WL和位线使能信号BLS均为高电平，且所述 存储单元没有被成功编程，则所述标准单元的输出DO为高电平。
[0012] 优选的，存储单元包括：
[0013] 大电阻，AF晶体管，BF晶体管，AT晶体管；其中，所述AF晶体管、所述BF晶体管和 所述AT晶体管均为NM0S晶体管；
[0014] 所述大电阻的第一端与电源VP相连，另一端与所述AF晶体管的栅极相连；
[0015] 所述AF晶体管的源极与所述AF晶体管的漏极共同与所述BF晶体管的源极相连；
[0016] 所述BF晶体管的栅极与电源VDD相连，所述BF晶体管的漏极与所述AT晶体管的 源极相连；
[0017] 所述AT晶体管的栅极与字线使能信号WL相连，所述AT晶体管的漏极与所述状态 放大和编程控制逻辑电路相连。
[0018] 优选的，当芯片处于编程状态时，所述电源VP的电压值高于AF晶体管的正常工作 电压；当芯片处于非编程状态时，所述电源VP的电压值为AF晶体管的正常工作电压。
[0019] 优选的，所述大电阻的阻值为3千欧姆。
[0020] 优选的，所述状态放大和编程控制逻辑电路，包括：
[0021] P晶体管，N1晶体管，N2晶体管，N3晶体管，N4晶体管，反相器INVP，三态输出反 相器INVBL;其中所述P晶体管为PM0S晶体管，所述N1晶体管、所述N2晶体管、所述N3晶 体管和所述N4晶体管，均为NM0S晶体管；
[0022] 所述P晶体管的源极与电源VDD相连，所述P晶体管的栅极与偏置电压VBIAS相 连，所述P晶体管的漏极与所述N1晶体管的源极相连；
[0023] 所述N1晶体管的栅极与所述N2晶体管的栅极均与所述存储单元相连，所述N1晶 体管的漏极与所述N2晶体管的漏极均与所述N3晶体管的源极相连；
[0024] 所述N3晶体管的栅极与所述反相器INVP的输出端相连，所述N3晶体管的漏极与 所述N4晶体管的源极相连；
[0025] 所述N4晶体管的漏极与接地端相连，所述N4晶体管的栅极与位线使能信号BLS 相连；
[0026] 所述反相器INVP的输入信号为编程使能信号PGM;
[0027] 所述三态输出反相器INVBL的输入信号为位线使能信号BLS，所述三态输出反相 器INVBL的输出信号BL与所述存储单元相连，所述三态输出反相器INVBL的三态控制使能 信号为所述编程使能信号PGM。
[0028] 优选的，所述偏置电压VBIAS的电压值低于所述电源VDD的电压值，高于所述P晶 体管的阈值电压值。
[0029] 通过以上方案可知，本发明实施例提供的一种基于一次可编程查找表的标准单元 逻辑电路，包括：基于反熔丝的存储单元阵列、状态放大和编程控制逻辑电路；其中，若所 述标准单元逻辑电路有2"个输入的字线使能信号WL，有m个输入的位线使能信号BLS，则所 述存储单元阵列为2"行m列的存储单元阵列，所述状态放大和编程控制逻辑电路为m个， 且每个状态放大和编程控制逻辑电路与所述每个状态放大和编程控制逻辑电路相对应的 一列存储单元均相连。
[0030] 本实施例中的存储单元阵列为基于反熔丝的存储单元阵列，反熔丝电路在编程之 后不具有可逆性，且只能编程一次，即使运用反向工程也无法破解反熔丝电路在编程之后 的状态，因此基于反熔丝一次可编程查找表的标准单元逻辑电路所构建的芯片具有非常高 的安全特性。并且基于这种方法所制造的芯片，可以在硅后对芯片中的标准单元进行编程， 能从根本上保护知识产权，并且如果没有IP提供者的硅后编程，IP用户无法获得完整功 能，也无法破解功能，更不能制造出超过授权数量的芯片。由于在芯片制造出来之前，除芯 片设计者之外其他个人或实体不掌握芯片的完整功能，因此很难在芯片制造过程中注入针 对性的木马后门电路使芯片的安全控制逻辑失效，或者泄漏芯片内部状态信息，保护了芯 片的安全。
【附图说明】
[0031] 为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现 有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本 发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以 根据这些附图获得其他的附图。
[0032] 图1为本发明实施例公开的一种基于一次可编程查找表的标准单元逻辑电路示 意图；
[0033] 图2为本发明实施例公开的存储单元结构示意图；
[0034] 图3为本发明实施例公开的状态放大和编程控制逻辑电路示意图。
【具体实施方式】
[0035] 下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完 整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于 本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他 实施例，都属于本发明保护的范围。
[0036] 本发明实施例公开了一种基于一次可编程查找表的标准单元逻辑