紧缩数据操作。所述一个或多个执行单 元，响应于所述解码单元在所述第二模式中解码所述经掩码的紧缩数据指令，使用所述指 定的紧缩数据操作掩码执行给定的紧缩数据操作的经掩码的版本。
[0144] 示例2包括示例1所述的处理器，其中可选地所述指令长度是32位。
[0145] 示例3包括示例1所述的处理器，其中可选地所述处理器包括精简指令集计算 (RISC)处理器。
[0146] 示例4包括示例1所述的处理器，进一步包括多个紧缩数据寄存器。其中同样可 选地所述经掩码的紧缩数据指令的一个或多个位指定所述多个紧缩数据寄存器的紧缩数 据寄存器作为所述紧缩数据操作掩码的源。
[0147] 示例5包括示例4所述的处理器，其中可选地所述紧缩数据操作掩码包括来自于 所述紧缩数据寄存器的多个数据元素中的每一个的位。
[0148] 示例6包括示例4所述的处理器，其中可选地所述紧缩数据寄存器存储所述紧缩 数据操作掩码和至少一个其他紧缩数据操作掩码。
[0149] 示例7包括示例6所述的处理器，其中可选地在第一视图中所述紧缩数据寄存器 存储较大数量的相对较小的紧缩数据操作掩码并且在第二视图中存储较小数量的相对较 大的紧缩数据操作掩码。
[0150] 示例8包括示例1所述的处理器，进一步包括多个紧缩数据操作掩码寄存器。其 中同样可选地所述经掩码的紧缩数据指令的一个或多个位指定所述多个紧缩数据操作掩 码寄存器中的紧缩数据操作掩码寄存器作为所述紧缩数据操作掩码的源。
[0151] 示例9包括示例1-8中任一所述的处理器，其中可选地所述第一和第二模式由所 述处理器的寄存器中的一个或多个位来指示。
[0152] 示例10包括示例1-8中任一所述的处理器，其中可选地所述给定的紧缩数据操作 和给定的紧缩数据操作的经掩码的版本包括以下之一 ：（1)紧缩乘法操作和经掩码的紧缩 乘法操作；（2)紧缩加法操作和经掩码的紧缩加法操作；(3)紧缩逻辑与操作和经掩码的紧 缩逻辑与操作；(4)紧缩逻辑或操作和经掩码的紧缩逻辑或操作；以及（5)紧缩比较操作和 经掩码的紧缩比较操作。
[0153] 示例11是由处理器执行的方法。所述方法包括在所述处理器不使用紧缩数据操 作掩码的第一模式中，为给定的紧缩数据操作解码未经掩码的紧缩数据指令。所述方法包 括响应于在所述第一模式中解码所述未经掩码的紧缩数据指令，执行所述给定的紧缩数据 操作。所述方法包括在所述处理器使用紧缩数据操作掩码的第二模式中，为给定的紧缩数 据操作的经掩码的版本解码经掩码的紧缩数据指令。所述未经掩码的和经掩码的紧缩数据 指令具有相同的指令长度。所述经掩码的紧缩数据指令具有一个或多个位以指定紧缩数据 操作掩码。所述方法包括响应于在所述第二模式中解码所述经掩码的紧缩数据指令，使用 所述指定的紧缩数据操作掩码，执行给定的紧缩数据操作的经掩码的版本。
[0154] 示例12包括示例11所述的方法，其中可选地解码包括解码所述未经掩码的和经 掩码的紧缩数据指令，其中所述每个指令具有32位指令长度。
[0155] 示例13包括示例11所述的方法，进一步包括访问来自紧缩数据寄存器的所述紧 缩数据操作掩码，所述紧缩数据寄存器由所述经掩码的紧缩数据指令的一个或多个位指 定。
[0156] 示例14包括示例13所述的方法，其中可选地访问包括将来自所述紧缩数据寄存 器的多个数据元素中的每一个的位作为所述紧缩数据操作掩码来进行访问。
[0157] 示例15包括示例13所述的方法，其中可选地访问包括访问来自所述紧缩数据寄 存器的所述紧缩数据操作掩码，所述紧缩数据寄存器还存储至少一个其他紧缩数据操作掩 码。
[0158] 示例16包括示例15所述的方法，其中可选地访问包括访问来自所述紧缩数据寄 存器的所述紧缩数据操作掩码，所述紧缩数据寄存器在第一视图中存储较大数量的相对较 小的紧缩数据操作掩码并且在第二视图中存储较小数量的相对较大的紧缩数据操作掩码。
[0159] 示例17包括示例11所述的方法，进一步包括访问来自多个紧缩数据操作掩码寄 存器中的一个的所述紧缩数据操作掩码，所述紧缩数据操作掩码寄存器的一个由所述经掩 码的紧缩数据指令的一个或多个位来指定。
[0160] 示例18包括示例11所述的方法，其中可选地所述方法在精简指令集计算（RISC) 处理器中被执行。
[0161] 示例19包括示例11所述的方法，进一步包括改变所述处理器的寄存器中的一个 或多个位，以致使所述处理器处于所述第二模式中。
[0162] 示例20包括示例11所述的方法，其中可选地执行所述给定的紧缩数据操作和所 述给定的紧缩数据操作的经掩码的版本包括以下之一 ：（1)执行紧缩乘法操作和经掩码的 紧缩乘法操作；（2)执行紧缩加法操作和经掩码的紧缩加法操作；(3)执行紧缩逻辑与操作 和经掩码的紧缩逻辑与操作；(4)执行紧缩逻辑或操作和经掩码的紧缩逻辑或操作；以及 (5)执行紧缩比较操作和经掩码的紧缩比较操作。
[0163] 示例21是一种处理指令的系统。所述系统包括互连、耦合到所述互连的动态随机 存取存储器（DRAM)、以及耦合到所述互连的处理器。所述处理器包括：第一模式，其中，所 述处理器不使用紧缩数据操作掩码，以及第二模式，其中，所述处理器使用紧缩数据操作掩 码。所述处理器包括解码单元，用于在所述第一模式中为给定的紧缩数据操作解码未经掩 码的紧缩数据指令，并且用于在所述第二模式中为所述给定的紧缩数据操作的经掩码的版 本解码经掩码的紧缩数据指令。所述未经掩码的和经掩码的紧缩数据指令具有相同的指令 长度。所述经掩码的紧缩数据指令具有一个或多个位，以指定紧缩数据操作掩码。所述处 理器包括耦合到所述解码单元的一个或多个执行单元。所述一个或多个执行单元，响应于 所述解码单元在所述第一模式中解码所述未经掩码的紧缩数据指令，执行所述给定的紧缩 数据操作。所述一个或多个执行单元，响应于所述解码单元在所述第二模式中解码所述经 掩码的紧缩数据指令，使用所述指定的紧缩数据操作掩码，执行所述给定的紧缩数据操作 的经掩码的版本。
[0164] 示例22包括权利要求21所述的系统，其中可选地所述指令长度是32位，并且其 中可选地所述处理器包括精简指令集计算（RISC)处理器。
[0165] 示例23是一种存储指令的机器可读存储介质，其中当所述指令由机器执行时，致 使所述机器执行示例11-20中任一所述的方法。
[0166] 示例24是一种处理器，用于执行示例11-20中任一所述方法。
[0167] 示例25是一种处理器，包括用于执行示例11-20中任一所述方法的单元。
[0168] 示例26是一种处理器，包括集成电路和/或逻辑和/或单元和/或部件和/或模 块，或它们的任意组合，以执行示例11-20中任一所述的方法。
[0169] 示例27是一种计算机系统，包括至少一个处理器和可选地动态随机存取存储器 (DRAM)，所述计算机系统执行示例11-20中任一所述的方法。
[0170] 示例28是一种处理器，用于执行如本文实质上所描述的一个或多个操作或方法。
[0171] 示例29是一种处理器，包括用于执行如本文实质上所描述的一个或多个操作或 方法的单元。
【主权项】
1. 一种处理器，包括： 第一模式，在所述第一模式中所述处理器不使用紧缩数据操作掩码； 第二模式，在所述第二模式中所述处理器使用紧缩数据操作掩码； 解码单元，用于在所述第一模式中为给定的紧缩数据操作解码未经掩码的紧缩数据指 令，并且用于在所述第二模式中为所述给定的紧缩数据操作的经掩码的版本解码经掩码的 紧缩数据指令，所述未经掩码的紧缩数据指令和所述经掩码的紧缩数据指令具有相同的指 令长度，所述经掩码的紧缩数据指令具有一个或多个位以指定紧缩数据操作掩码；以及 親合到所述解码单元的一个或多个执行单元，所述一个或多个执行单元，响应于所述 解码单元在所述第一模式中解码所述未经掩码的紧缩数据指令，执行所述给定的紧缩数据 操作，并且所述一个或多个执行单元，响应于所述解码单元在所述第二模式中解码所述经 掩码的紧缩数据指令，使用所指定的紧缩数据操作掩码，执行所述给定的紧缩数据操作的 所述经掩码的版本。2. 如权利要求1所述的处理器，其中，所述指令长度是32位。3. 如权利要求1所述的处理器，其中，所述处理器包括精简指令集计算（RISC)处理器。4. 如权利要求1所述的处理器，进一步包括多个紧缩数据寄存器，并且其中所述经掩 码的紧缩数据指令的所述一个或多个位指定所述多个紧缩数据寄存器的紧缩数据寄存器 作为所述紧缩数据操作掩码的源。5. 如权利要求4所述的处理器，其中，所述紧缩数据操作掩码包括来自所述紧缩数据 寄存器的多个数据元素中的每一个数据元素的位。6. 如权利要求4所述的处理器，其中，所述紧缩数据寄存器存储所述紧缩数据操作掩 码和至少一个其他紧缩数据操作掩码。7. 如权利要求6所述的处理器，其中，在第一视图中所述紧缩数据寄存器存储较大数 量的相对较小的紧缩数据操作掩码并且在第二视图中存储较小数量的相对较大的紧缩数 据操作掩码。8. 如权利要求1所述的处理器，进一步包括多个紧缩数据操作掩码寄存器，并且其中 所述经掩码的紧缩数据指令的所述一个或多个位指定所述多个紧缩数据操作掩码寄存器 中的紧缩数据操作掩码寄存器作为所述紧缩数据操作掩码的源。9. 如权利要求1-8中任一项所述的处理器，其中，所述第一和第二模式由所述处理器 的寄存器中的一个或多个位来指示。10. 如权利要求1-8中任一项所述的处理器，其中，所述给定的紧缩数据操作和所述给 定的紧缩数据操作的所述经掩码的版本包括以下之一： 紧缩乘法操作和经掩码的紧缩乘法操作； 紧缩加法操作和经掩码的紧缩加法操作； 紧缩逻辑与操作和经掩码的紧缩逻辑与操作； 紧缩逻辑或操作和经掩码的紧缩逻辑或操作；以及 紧缩比较操作和经掩码的紧缩比较操作。11. 一种由处理器执行的方法，包括： 在所述处理器不使用紧缩数据操作掩码的第一模式中，为给定的紧缩数据操作解码未 经掩码的紧缩数据指令； 响应于在所述第一模式中解码所述未经掩码的紧缩数据指令，执行所述给定的紧缩数 据操作； 在所述处理器使用紧缩数据操作掩码的第二模式中，为所述给定的紧缩数据操作的经 掩码的版本解码经掩码的紧缩数据指令，所述未经掩码的紧缩数据指令和所述经掩码的紧 缩数据指令具有相同的指令长度，所述经掩码的紧缩数据指令具有一个或多个位以指定紧 缩数据操作掩码；以及 响应于在所述第二模式中解码所述经掩码的紧缩数据指令，使用所指定的紧缩数据操 作掩码，执行所述给定的紧缩数据操作的所述经掩码的版本。12. 如权利要求11所述的方法，其中，解码包括解码各自具有32位指令长度的所述未 经掩码的紧缩数据指令和所述经掩码的紧缩数据指令。13. 如权利要求11所述的方法，进一步包括访问来自紧缩数据寄存器的所述紧缩数据 操作掩码，所述紧缩数据寄存器由所述经掩码的紧缩数据指令的所述一个或多个位指定。14. 如权利要求13所述的方法，其中，访问包括将来自所述紧缩数据寄存器的多个数 据元素中的每一个的位作为所述紧缩数据操作掩码来进行访问。15. 如权利要求13所述的方法，其中，访问包括访问来自所述紧缩数据寄存器的所述 紧缩数据操作掩码，所述紧缩数据寄存器还存储至少一个其他紧缩数据操作掩码。16. 如权利要求15所述的方法，其中，访问包括访问来自所述紧缩数据寄存器的所述 紧缩数据操作掩码，所述紧缩数据寄存器在第一视图中存储较大数量的相对较小的紧缩数 据操作掩码并且在第二视图中存储较小数量的相对较大的紧缩数据操作掩码。17. 如权利要求11所述的方法，其中，进一步包括访问来自多个紧缩数据操作掩码寄 存器中的一个的所述紧缩数据操作掩码，所述紧缩数据操作掩码寄存器的所述一个由所述 经掩码的紧缩数据指令的一个或多个位来指定。18. 如权利要求11所述的方法，其中，所述方法在精简指令集计算（RISC)处理器中被 执行。19. 如权利要求11所述的方法，进一步包括改变所述处理器的寄存器中的一个或多个 位，以致使所述处理器处于所述第二模式中。20. 如权利要求11所述的方法，其中，执行所述给定的紧缩数据操作和所述给定的紧 缩数据操作的所述经掩码的版本包括以下之一： 执行紧缩乘法操作和经掩码的紧缩乘法操作； 执行紧缩加法操作和经掩码的紧缩加法操作； 执行紧缩逻辑与操作和经掩码的紧缩逻辑与操作； 执行紧缩逻辑或操作和经掩码的紧缩逻辑或操作；以及 执行紧缩比较操作和经掩码的紧缩比较操作。21. -种处理指令的系统，包括： 互连； 耦合到所述互连的动态随机存取存储器（DRAM);以及 耦合到所述互连的处理器，所述处理器包括： 第一模式，在所述第一模式中所述处理器不使用紧缩数据操作掩码； 第二模式，在所述第二模式中所述处理器使用紧缩数据操作掩码； 解码单元，用于在所述第一模式中为给定的紧缩数据操作解码未经掩码的紧缩数据指 令，并且用于在所述第二模式中为所述给定的紧缩数据操作的经掩码的版本解码经掩码的 紧缩数据指令，所述未经掩码的紧缩数据指令和所述经掩码的紧缩数据指令具有相同的指 令长度，所述经掩码的紧缩数据指令具有一个或多个位以指定紧缩数据操作掩码；以及 親合到所述解码单元的一个或多个执行单元，所述一个或多个执行单元，响应于所述 解码单元在所述第一模式中解码所述未经掩码的紧缩数据指令，执行所述给定的紧缩数据 操作，并且所述一个或多个执行单元，响应于所述解码单元在所述第二模式中解码所述经 掩码的紧缩数据指令，使用所述指定的紧缩数据操作掩码，执行所述给定的紧缩数据操作 的所述经掩码的版本。22. 如权利要求21所述的系统，其中，所述指令长度是32位，并且其中所述处理器包括 精简指令集计算（RISC)处理器。23. -种处理器，包括用于执行权利要求11-20中任一项所述方法的单元。24. -种存储指令的机器可读存储介质，其中当所述指令由机器执行时，致使所述机器 执行权利要求11-20中任一项所述的方法。25. -种系统，包括权利要求1-8中任一项所述的处理器以及耦合到所述处理器的动 态随机存取存储器。
【专利摘要】一种处理器，包括：所述处理器不使用紧缩数据操作掩码的第一模式，以及所述处理器使用紧缩数据操作掩码的第二模式。解码单元用于在所述第一模式中为给定的紧缩数据操作解码未经掩码的紧缩数据指令，并且用于在所述第二模式中为所述给定的紧缩数据操作的经掩码的版本解码经掩码的紧缩数据指令。所述指令具有相同的指令长度。所述经掩码的指令具有(多个)位以指定掩码。(多个)执行单元耦合到所述解码单元。所述(多个)执行单元，响应于所述解码单元在所述第一模式中解码所述未经掩码的指令，执行所述给定的紧缩数据操作。所述(多个)执行单元，响应于所述解码单元在所述第二模式中解码所述经掩码的指令，执行所述给定的紧缩数据操作的经掩码的版本。
【IPC分类】G06F9/06, G06F9/30
【公开号】CN105247475
【申请号】CN201480030905
【发明人】B·M·盖伊, R·辛加尔, M·奈克, B·L·托尔
【申请人】英特尔公司
【公开日】2016年1月13日
【申请日】2014年6月17日
【公告号】EP3014418A1, US20150006858, WO2014209687A1