时钟延迟验证方法【
技术领域：
】[0001]本发明涉及一种时钟延迟验证方法;特别涉及一种使用时钟树综合模拟验证的时钟延迟验证方法。【
背景技术：
】[0002]在大型集成电路(VLSI)的设计中，通常经由一电路模块(CircuitModules)数据库所提供的组件来设计电路系统。该集成电路设计的程序中包含选择正确的模块并且连接相关的模块以提供所需的功能。在这些订制模块程序中，与使用一标准单元的数据库是密切相关的，且些微的改善皆会有助于工艺成本与功效。[0003]大型集成电路中包含一个或多个电路模块，且彼此间有着电路机能性的连接在一起以提供规格书(Specificat1n)的电路功能。在设计者根据规格完成电路系统的功能性设计后，为了后续的工艺中能够对集成电路的电路模块进行验证(Verification)的工作。[0004]在一般的集成电路设计流程中，要设计一个完整的集成电路是需要反复的验证过程，因此一个有效的验证程序是需要的。【
发明内容】[0005]在一实施例中提供一种时钟延迟验证方法包括:使用一约束文件，产生一第一时钟树综合规格文件，其中约束文件包括一实体电路中的多个时钟的描述；以及使用一电路设计文件以及第一时钟树综合规格文件，进行一第一时钟树综合验证模拟，以产生一第一综合后延迟时间值，其中电路设计文件包括实体电路的连接关系以及组件的参数描述。[0006]其中，第一综合后延迟时间值包括相应于每一时钟的综合后延迟时间值。约束文件不包括时钟的多个规格要求，时钟的规格要求包括多个延迟要求。[0007]另外，时钟延迟验证方法还包括将第一综合后延迟时间值与至少一比较值进行比较，以判断电路设计文件是否符合规则。[0008]在一实施例中时钟延迟验证方法还包括:使用一时钟定义文件以及约束文件，产生一第二时钟树综合规格文件，其中时钟定义文件包括时钟的多个规格要求；以及使用电路设计文件以及第二时钟树综合规格文件，进行一第二时钟树综合验证模拟，以产生一第二综合后延迟时间值。[0009]在另一实施例中时钟延迟验证方法还包括使用电路设计文件、第二时钟树综合规格文件以及一节点时间差限制，进行一第三时钟树综合验证模拟，以产生一第三综合后延迟时间值，其中节点时间差限制为实体电路中一根结点分别至多个汇聚节点之间的时间差的限制。[0010]又令一实施例中时钟延迟验证方法还包括:使用电路设计文件、第一时钟树综合规格文件以及节点时间差限制，进行一第四时钟树综合验证模拟，以产生一第四综合后延迟时间值。[0011]值得注意的是比较值包括第二、第三和/或第四综合后延迟时间值。【附图说明】[0012]图1为根据实施例所建构的一种时钟延迟验证装置的方块图。[0013]图2为根据本实施例所建构的一种时钟延迟验证方法的流程图。[0014]图3为根据本实施例所建构的另一种时钟延迟验证方法的流程图。[0015]图4?图6为根据本实施例所建构的一种时钟延迟验证方法中比较值产生方法的流程图。【具体实施方式】[0016]以下将详细讨论本发明各种实施例的装置及使用方法。然而值得注意的是，本发明所提供的许多可行的发明概念可实施在各种特定范围中。这些特定实施例仅用于举例说明本发明的装置及使用方法，但非用于限定本发明的范围。[0017]图1为根据实施例所构建的一种时钟延迟验证装置的方块图。时钟延迟验证装置100包括处理单元102和存储器单元104，并使用总线将其连接在一起。在某些实施例中，后端设备可以包括辨识装置、寄存器、记忆单元、应用程序和操作系统等等。除此之外，本领域技术人员也可将本发明实施于其他电子系统配置(configurat1n)上，例如，桌上型计算机、手持式计算机、便携式设备(portabledevices)、以微处理器为基础或可编程的消费性电子产品(microprocessor-basedorprogrammableconsumerelectronics)、网络计算机、迷你计算机、大型主机以及类似的设备。[0018]处理单元102可包含一单一中央处理单元(central-processingunit;CPU)或者是关联于并行运算环境(parallelprocessingenvironment)的多个并行处理单元。存储器单元104包含只读存储器(readonlymemory;R0M)、快闪存储器(flashROM)和/或动态存取存储器(randomaccessmemory；RAM)，用以存储可供处理单元102执行的程序模块，以执行对一实体电路进行时钟延迟验证方法以及时钟延迟验证方法中比较值的产生方法，如图2?6所示。一般而言，程序模块包含例程(routines)、程序(program)、对象(object，又称之为“物件”)、组件(component，又称之为“元件”)或网络服务(WebService)等。另外，存储器单元104还用以存储相应于时钟树综合验证模拟(ClockTreeSynthesis，CTS)的程序代码，并且处理单元102还用以执行时钟树综合验证模拟(ClockTreeSynthesis，CTS)。[0019]为了对实体电路进行时钟延迟验证方法，时钟延迟验证装置100需要先获得一电路设计文件以及一约束文件。在另一实施例中，为了对实体电路进行时钟延迟验证方法，时钟延迟验证装置100除了需要先获得一电路设计文件以及一约束文件以外，亦需要先获得一节点时间差限制和/或一时钟定义文件。详细而言，电路开发者可先藉由时钟延迟验证装置100或者其他装置将实体电路转换或模拟为一电路设计文件，其中电路设计文件包括实体电路的每一组件、组件的描述以及组件间连接关系等等，本发明不限于此。详细而言，电路设计文件包含完整的功能描述(Funct1nDescript1n)，并利用硬件描述语言(HardwareDescript1nLanguage，HDL)，例如VHSIC(VeryHighSpeedIntegratedCircuit)或Verilog等设计描述接口去做电路设计的功能性描述，如电路设计中的输出和输入信号的宣告或称为声明(assert)、电路的内部结构及行为(Behav1r)等等。另外，电路开发者可先藉由时钟延迟验证装置100或者其他装置根据实体电路中多个时钟的描述产生一约束文件，其中约束文件中时钟的描述包括实体电路中时钟的数量、列表、频率等等，本发明不限于此。另外，电路开发者也可藉由时钟延迟验证装置100或者其他装置根据实体电路中一根结点(ROOt)至多个汇聚节点(Sink)彼此间时间差距的最大容忍值定义节点时间差限制。详细而言，实体电路中时钟信号由根结点传送至汇聚节点。一个根结点可连接至多个汇聚节点。在理想的状态下，时钟从根结点到汇聚节点的延迟时间值为0，故所有的汇聚节点至根结点彼此间没有时间上的差异。然而，实际上因为电路布局，每一汇聚节点至根结点的延迟时间可能不同。为了电路的平衡，每一汇聚节点至根结点的延迟时间彼此的差异需要控制在一可容忍的范围内。换句话说，每一汇聚节点至根结点的延迟时间彼此的差异不可以大于一既定值，其中该既定值则为节点时间差限制。另外，电路开发者也可藉由时钟延迟验证装置100或者其他装置根据实体电路中对于时钟的规格要求产生时钟定义文件，其中时钟的规格要求可包括每一时钟的延迟时间限制等等。换句话说，时钟的规格要求为电路设计者对于时钟条件的要求，而并非时钟的基本特性描述。[0020]图2为根据本实施例所建构的一种时钟延迟验证方法的流程图。图2所示的时钟延迟验证方法可适用于图1所示的时钟延迟验证装置100。流程开始于步骤S202。[0021]在步骤S202中，处理单元102使用相应于一实体电路的一约束文件以及一时钟定义文件产生符合时钟树综合验证模拟规格的一时钟树综合规格文件。值得注意的是，在本实施例中，时钟树综合规格文件包括了约束文件以及时钟定义文件中的限当前第1页1 2 3