存储系统及其操作方法

存储系统及其操作方法
【专利摘要】一种存储系统包括存储器件和控制器，存储器件具有多个存储区块，多个存储区块中的每个包括多个页，每个页包括多个存储器单元，其中，从主机设备提供的数据被写到多个页和与多个字线耦接的多个存储器单元上；控制器适于通过将多个字线以预定的数目进行分组来设定字线区，以及执行用于每个字线区中的存储区块的坏区块管理。
【专利说明】存储系统及其操作方法
[0001]相关申请的交叉引用
[0002]本申请要求2014年9月17日提交的申请号为10-2014-0123647的韩国专利申请的优先权，其全部内容通过引用合并于此。
技术领域
[0003]示例性实施例涉及一种存储系统及其操作方法，更具体而言，涉及一种用于管理存储器件的坏区块的存储系统及其操作方法。
【背景技术】
[0004]近来，用于计算机环境的范例已经转变成普适计算，使得计算机系统可以在任何时间和任何地方使用。由于这个事实，已经快速地增加了诸如移动电话、数码照相机和笔记本型电脑之类的便携式电子设备的使用。通常，这样的便携式电子设备使用存储系统，存储系统使用存储器件，即数据储存器件。数据储存器件用作便携式电子设备的主存储器件或辅助存储器件。
[0005]利用存储器件的数据储存器件提供的优点在于，没有机械驱动部分，稳定性和耐久性优秀，信息存取速度高以及功耗小。具有这些优点的数据储存器件的实例包括通用串行总线(USB)存储器件、具有各种接口的存储卡和固态驱动器(SSD)。

【发明内容】

[0006]示例性实施例针对用于有效地管理存储器件的坏区块的存储系统及其操作方法。
[0007]根据一个示例性实施例，一种存储系统包括:存储器件，其包括多个存储区块，其中，多个存储区块中的每个包括多个页，其中，多个页中的每个包括多个存储器单元，以及其中，多个存储器单元与多个字线耦接；以及控制器，其适于将多个字线分组成N数目个字线区，其中，N是等于或大于2的整数，其中，字线区中的每个包括M数目个存储器单元，其中，M是等于或大于2的整数，以及其中，控制器逐字线区地执行用于字线区的坏区块管理操作。
[0008]控制器可以储存具有用于N数目个字线区的位图信息的表，利用储存在表中的位图信息在N数目个字线区之中检查是否存在坏字线区，以及执行用于坏字线区的坏区块管理操作。
[0009]控制器可以通过将应写到坏字线区上的数据写到选自多个字线区的新字线区上来执行坏区块管理操作。
[0010]基于由控制器执行的检查操作的次序，新字线区可以在坏字线区之后。
[0011]控制器可以检查第一存储器单元数据写入操作是否失败，以及将包括第一存储器单元的第一字线区识别为坏字线区。
[0012]控制器可以执行用于坏字线区的坏区块管理操作。
[0013]控制器可以检查第二存储器单元在数据写入操作中是否成功，以及将应写到第一存储器单元上的数据写到第二存储器单元上，其中，第二存储器单元包括在与第一字线区不同的第二字线区中。
[0014]基于由控制器执行的检查操作的次序，第二字线区可以在第一字线区之后。
[0015]存储器件可以储存包括针对在多个存储区块中包括的字线区的位图信息的第一表，以及其中，控制器储存包括针对在多个存储区块的特定存储区块中包括的字线区的位图信息的第二表。
[0016]控制器可以从存储器件获取第一表的部分，并且将第一表的部分储存为第二表。
[0017]控制器可以基于包括在第二表中的位图信息在特定存储区块的字线区之中检查是否存在坏字线区，以及执行用于坏字线区的坏区块管理操作。
[0018]根据另一个示例性实施例，一种存储系统的操作方法包括:提供包括多个字线的第一存储区块，将多个字线分组成N数目个字线区，其中，N是等于或大于2的整数，其中，多个存储器单元与多个字线中的每个耦接；检查选自N数目个字线区的第一字线区是否为坏字线区；以及执行用于坏字线区的坏区块管理操作。
[0019]检查第一字线区可以包括:基于包括用于N数目个字线区的位图信息的表来检查第一字线区。
[0020]执行坏区块管理操作可以包括:将应写到第一字线区上的第一数据写到第二字线区上，其中，第二字线区可以是正常字线区。
[0021]基于检查操作的次序，第二字线区可以在第一字线区之后。
[0022]检查第一字线区可以包括:检查包括在第一字线区中的存储器单元数据写入操作是否失败，以及将包括数据写入操作失败的存储器单元的第一字线区识别为坏字线区。
[0023]执行坏区块管理操作可以包括:检查包括在第二字线区中的第二存储器单元在数据写入操作中是否成功，以及将应写到包括在第一字线区中的第一存储器单元上的第一数据写到包括在第二字线区的第二存储器单元上。
[0024]基于检查操作的次序，第二字线可以在坏字线区之后。
[0025]检查第一字线区可以包括:将第一表储存在存储系统中，从存储系统获取第一表的部分，并且将获取的数据储存为第二表，以及基于包括在第二表中的位图信息来检查第一字线区是否为坏字线区。
[0026]第一表可以包括:针对包括在第一存储区块中的N数目个字线区的第一位图信息，以及针对包括在第二存储区块中的L数目个字线区的第二位图信息，其中，L是等于或大于2的整数，以及其中，第二表可以包括第一位图信息，但是不包括第二位图信息。
【附图说明】
[0027]图1是示意性地图示包括根据一个实施例的存储系统的数据处理系统的图。
[0028]图2是示意性地图示在根据一个实施例的存储系统中的存储器件的图。
[0029]图3是示意性地图示在根据一个实施例的存储器件中的存储区块的存储器单元阵列电路的图。
[0030]图4至图11是示意性地图示在根据一个实施例的存储系统中的存储器件的结构的图。
[0031]图12至图14是图示在根据一个实施例的存储系统中的坏区块管理操作的框图。
[0032]图15是图示在根据一个实施例的存储系统中的坏区块管理的过程的流程图。
【具体实施方式】
[0033]以下将参照附图更详细地描述各种实施例。在本公开中，同样的附图标记在各种附图和实施例中表不同样的部分。
[0034]图1是示意性地图示包括根据一个实施例的存储系统的数据处理系统的图。
[0035]参见图1，数据处理系统100包括主机102和存储系统110。
[0036]主机102例如包括诸如移动电话、MP3播放器和膝上型电脑之类的便携式电子设备，或者诸如台式计算机、游戏机、TV和投影仪之类的电子设备。
[0037]存储系统110响应于来自主机102的请求来操作，并且具体地，储存要由主机102存取的数据。即，存储系统110可以用作主机102的主存储器件或者辅助存储器件。存储系统110根据与主机102电耦接的主机接口的协议可以是各种储存器件中的任何一种。例如，存储系统110可以是诸如下列各项之类的储存器件:固态驱动器；以MMC、eMMC(嵌入式MMC)、RS-MMC (减小尺寸的MMC)和微型MMC形式的多媒体卡。在另一个实施例中，存储系统110可以是以SD、迷你SD和微型SD形式的安全数字卡；通用串行总线(USB)储存器件；通用快闪储存(UFS)器件；紧凑型快闪(CF)卡；智能媒体卡；记忆棒等。
[0038]包括在存储系统110中的储存器件可以是易失性存储器件，诸如动态随机存取存储器(DRAM)和静态随机存取存储器(SRAM);或者是非易失性存储器件，诸如只读存储器(ROM)、掩模ROM (MROM)、可编程ROM (PROM)、可擦除可编程ROM (EPROM)、电可擦除可编程ROM (EEPROM)、铁电随机存取存储器(FRAM)、相变RAM (PRAM)、磁性RAM (MRAM)和阻变RAM(RRAM)。
[0039]存储系统110包括存储器件150，其储存要被主机102存取的数据；以及控制器130，其控制存储器件150中的数据的储存。
[0040]控制器130和存储器件150可以被集成在一个半导体器件中。例如，控制器130和存储器件150可以被集成在一个半导体器件中，并且配置固态驱动器(SSD)。当存储系统110用作SSD时，与存储系统110电耦接的主机102的操作速度可以得到显著增加。
[0041]控制器130和存储器件150可以被集成在一个半导体器件中，并且配置存储卡。例如，控制器130和存储卡150可以被集成在一个半导体器件中，并且配置诸如下列内容之类的存储卡:个人计算机存储卡国际协会(PCMCIA)卡、紧凑型快闪(CF)卡、以SM和SMC形式的智能媒体卡、记忆棒、以MMC、RS-MMC和微型MMC形式的多媒体卡、以SD、迷你SD、微型SD、安全数字高容量(SDHC)形式的安全数字卡、以及通用快闪储存(UFS)器件。
[0042]在另一个实施例中，存储系统110可以配置计算机、超移动PC(UMPC)、工作站、上网本、个人数字助理(PDA)、便携式计算机、网络书写板、平板电脑、无线电话、移动电话、智能电话、电子书、便携式多媒体播放器(PMP)、便携式游戏机、导航设备、黑盒子、数码照相机、数字多媒体广播(DMB)播放器、三维电视机、智能电视机、数字音频记录器、数字音频播放器、数字图片记录器、数字图片播放器、数字视频记录器、数字视频播放器、配置数据中心的储存器、能够在无线环境下传送并接收信息的器件、配置家用网络的各种电子器件之一、配置计算机网络的各种电子器件之一、配置远程信息处理网络的各种电子器件之一、RFID器件、或者配置计算系统的各种组成元件之一。
[0043]存储系统110的存储器件150即使在功率中断之后也可以保持数据，经由写入操作来储存从主机102提供的数据，以及经由读取操作将储存的数据提供至主机102。存储器件150包括多个存储区块152、154和156。存储区块152、154和156中的每个包括多个页。每个页包括与多个字线(WL)电耦接的多个存储器单元。存储器件150可以是非易失性存储器件，例如，快闪存储器。快闪存储器可以具有3D层叠结构。随后将参照图2至图11描述存储器件150的结构和存储器件150的3D层叠结构。
[0044]存储系统110的控制器130响应于来自主机102的请求来控制存储器件150。例如，控制器130将从存储器件150读取的数据提供至主机102，以及将从主机102提供的数据储存在存储器件150中。因而，控制器130控制存储器件150的操作，诸如读取操作、写入操作、编程操作和擦除操作。
[0045]控制器130包括:主机接口单元(主机I/F) 132、处理器(Processor) 134、协议单元(协议)136、错误校正码(ECC)单元(ECC) 138、功率管理单元(PMU) 140、与非型(NAND)快闪存储器控制器(NFC) 142以及存储器144。
[0046]主机接口单元132处理主机102的命令和数据，并且可以被配置成经由诸如如下的各种接口协议中的至少一种与主机102通信:通用串行总线(USB)、多媒体卡(MMC)、外围组件互连-快速(PC1-E)、串行附接SCSI (SAS)、串行高级技术附件(PATA)、并行高级技术附件(PATA)、小型计算机系统接口(SCSI)、加强型小型盘接口(ESDI)、以及电子集成驱动器(IDE)ο
[0047]ECC单元138在读取储存在存储器件150中的数据时，检测并校正包括在数据中的错误。即，在执行用于从存储器件150读取的数据的错误校正解码之后，ECC单元138可以确定错误校正解码是否已经成功，根据确定结果来输出指示信号，以及通过利用在ECC编码过程中产生的奇偶校验位来校正读取数据中的错误比特。如果错误比特的数目等于或大于可校正的错误比特的阈值数目，则ECC单元138不会校正错误比特。在那种情况下，ECC单元138可以输出表示不能校正错误比特的错误校正失败信号。
[0048]ECC单元138可以通过利用，但不限制于下列内容来执行错误校正:LDPC(低密度奇偶检验)码、BCH(博斯-乔赫里-霍克文黑姆，Bose-Chaudhur1-Hocquenghem)码、turbo (涡轮)码、RS (里德-索罗门，Reed-Solomon)码、卷积码、RSC (递归系统码)、TCM(网格编码调制)、或者BCM(块编码调制)。ECC单元138可以包括用于错误校正的所有电路、系统或设备。
[0049]协议单元136储存并管理用于控制器130的协议，以响应于来自主机102的请求来控制存储器件150。PMU 140提供并管理用于控制器130的功率，即用于包括在控制器130中的组成元件的功率。
[0050]NFC 142作为存储器接口执行控制器130与存储器件150之间的相互配合工作，以允许控制器130响应于来自主机102的请求来控制存储器件150。NFC 142产生用于存储器件150的控制信号，并且根据处理器134的控制处理数据。存储器件150可以是快闪存储器，具体地，与非型(NAND)快闪存储器。
[0051]作为存储系统110和控制器130的工作存储器的存储器144储存用于驱动存储系统110和控制器130的数据。控制器130可以响应于来自主机102的请求来控制存储器件150。例如，控制器130可以将从存储器件150读取的数据提供至主机102，以及可以将从主机102提供的数据储存在存储器件150中。当控制器130控制存储器件150的操作，诸如读取操作、写入操作、编程操作和擦除操作时，存储器144储存允许这样的操作由存储系统110执行所需的数据，即在控制器130和存储器件150之间的这样的操作。
[0052]存储器144可以是易失性存储器。例如，存储器144可以是静态随机存取存储器(SRAM)或者动态随机存取存储器(DRAM)。如上所述，存储器144储存在主机102和存储器件105之间执行数据读取操作和写入操作所必要的数据，以及储存从数据读取操作和写入操作得到的数据。存储器144包括编程存储器、数据存储器、写入缓冲器、读取缓冲器、映射缓冲器等。
[0053]处理器134控制存储系统110的总体操作，并且响应于来自主机102的写入请求或读取请求来控制针于存储器件150的写入操作或读取操作。处理器134驱动被称作为快闪转化层(FTL)的固件，以控制存储系统110的总体操作。处理器134可以是微处理器或者中央处理单元(CPU)。
[0054]用于执行存储器件150的管理(例如，坏区块管理)的管理单元(未示出)包括在处理器134中。管理单元在多个存储区块中检查是否包括坏区块，如果有的话，则执行坏区块管理操作以定位坏区块。当存储器件150是快闪存储器，例如NAND快闪存储器时，由于NAND逻辑功能的特性的原因，在写入操作或编程操作期间可能发生编程失败。该管理，即坏区块管理，是识别发生编程失败的存储区块，并且将识别出的存储区块标记为坏存储区块，以及将写入在坏存储区块中的编程失败的数据再次写入或者再次编程至新的存储区块中的过程。将参照图2至图11详细描述在根据一个实施例的存储系统中的存储器件。
[0055]图2是示意性地图示在根据一个实施例的存储系统中的存储器件的图。图3图示了在根据一个实施例的存储器件中的存储区块的存储器单元阵列电路。图4至图11图示了根据一个实施例的三维非易失性存储器件的结构。
[0056]参见图2，存储器件150包括多个存储区块，例如，第零区块(BLOCKO) 210、第一区块(BLOCKl) 220、第二区块(BL0CK2) 230 和第 N-1 区块(BL0CKN-1) 240 0 区块 210、220、230和240中的每个包括多个页。例如，每个区块的页数目可以是2M，即2M个页。页的数目不受限制。在另一个实施例中，多个存储区块中的每个可以包括M数目个页，其中，M是整数。每个页包括与多个字线(WL)电耦接的多个存储器单元。
[0057]存储区块210、220、230和240中的每个经由写入操作储存从主机设备102提供的数据，并且经由读取操作将储存的数据提供至主机102。
[0058]参见图3，在存储系统110中，存储器件300中的存储区块330可以包括分别与位线BLO至BLm-1电耦接的多个单元存储串340。每个列中的单元存储串340可以包括至少一个漏极选择晶体管DST和至少一个源极选择晶体管SST。多个存储器单元或者多个存储器单元晶体管MCO至MCn-1可以串联连接在选择晶体管DST与SST之间。相应的存储器单元MCO至MCn-1可以被配置成多电平单元(MLC)，多电平单元(MLC)中的每个储存多个比特的数据信息。存储串340可以分别与对应的位线BLO至BLm-1电耦接。
[0059]在图3中，存储区块330由与非型(NAND)快闪存储器单元来配置。然而，根据一个实施例的存储器件300中的存储区块330不限制于与非型(NAND)快闪存储器，而可以是或非型(NOR)快闪存储器、组合有至少两种存储器单元的混合快闪存储器、或者存储器芯片中内置有控制器的一个NAND快闪存储器。半导体器件的操作特性可以通过利用快闪存储器件或者电荷捕获快闪存储器(CTF)来获得，在快闪存储器件中电荷储存层由导电浮栅来配置，在电荷捕获快闪存储器(CTF)中电荷储存层由电介质层来配置。
[0060]存储器件300的电压供应块310可以根据操作模式将字线电压提供至相应的字线，字线电压例如编程电压、读取电压和通过电压。电压供应块310可以将电压提供至块体，例如用存储器单元形成的阱区。电压供应块310的电压发生操作可以在控制电路(未示出)的控制下执行。电压供应块310可以产生多个可变的读取电压，产生多个读取数据，响应于控制电路的控制来选择存储器单元阵列中的存储区块(或者扇区)中的一个，选择选中的存储区块的字线中的一个，以及将字线电压提供至选中的字线和未选中的字线。
[0061]存储器件300的读/写电路320由控制电路控制，并且可以根据操作模式而作为感测放大器或者写入驱动器来操作。例如，在验证/正常读取操作模式下，读/写电路320可以作为感测放大器来操作，用于从存储器单元阵列读取数据。此外，在编程操作模式下，读/写电路320可以作为写入驱动器来操作，其根据要储存在存储器单元阵列中的数据来驱动位线。读/写电路320可以在编程操作模式下从缓冲器(未示出)接收要写入在存储器单元阵列中的数据，并且可以根据输入的数据驱动位线。为此，读/写电路320可以包括分别与列或位线或者列对或者位线对相对应的多个页缓冲器(PB)322、324和326。多个锁存器(未示出)可以包括在页缓冲器322、324和326的每个中。将参照图4至图11，对根据一个实施例的存储系统110中的存储器件进行详细描述。在图4至图11中，存储器件是三维非易失性存储器件。
[0062]参见图4，如上所述，存储器件150可以包括多个存储区块BLKO至BLKN-1。图4是图示图2中所示的存储器件的存储区块的框图。存储区块BLK中的每个可以是三维结构或者垂直结构。例如，相应的存储区块BLK可以包括在第一方向至第三方向上延伸的结构，例如，X轴方向、y轴方向和z轴方向。
[0063]相应的存储区块BLK可以包括在第二方向上延伸的多个与非型(NAND)存储串NS。多个NAND存储串NS可以被提供在第一方向和第三方向上。每个NAND存储串NS可以与位线BL、至少一个存储串选择线SSL、至少一个接地选择线GSL、多个字线WL、至少一个虚设字线DWL和公共源极线CSL电耦接。相应的存储区块可以与多个位线BL、多个存储串选择线SSL、多个接地选择线GSL、多个字线WL、多个虚设字线DWL和多个公共源极线CSL电耦接。
[0064]参见图5和图6，在存储器件150的多个存储区块之中的某存储区块BLKi可以包括在第一方向至第三方向上延伸的结构。图5是根据一个实施例的存储器件为三维非易失性存储器件的结构的立体图。在图5中，存储区块BLKi可以具有图4的多个存储区块。图6是沿着图5中的线1-1’截取的截面图。
[0065]可以提供衬底5111。例如，衬底5111可以包括掺杂有第一类型的杂质的硅材料。例如，衬底5111可以包括掺杂有P型杂质的硅材料，或者可以是P型阱，例如袋(pocket)?阱，以及包括包围P型阱的η型阱。在一个实施例中，衬底5111是P型硅。然而，衬底5111并不限制于P型硅。
[0066]在第一方向上延伸的多个掺杂区5311、5312、5313和5314可以被提供在衬底5111上。例如，多个掺杂区5311、5312、5313和5314可以是与衬底5111不同的第二类型的区域。例如，多个掺杂区5311、5312、5313和5314可以掺杂有η型掺杂剂。在一个实施例中，第一掺杂区至第四掺杂区5311、5312、5313和5314是η型掺杂区。然而，第一掺杂区至第四掺杂区5311、5312、5313和5314并不限制于η型掺杂区。
[0067]在第一掺杂区5311与第二掺杂区5312之间的衬底5111上的区域中，在第一方向上延伸的多个电介质材料5112可以被顺序地提供在第二方向上。例如，多个电介质材料5112和衬底5111可以在第二方向上以预定的距离彼此分隔开。例如，电介质材料5112可以包括诸如氧化硅之类的电介质材料。
[0068]在第一掺杂区5311与第二掺杂区5312之间的衬底5111上的区域中，可以提供多个柱体5113，多个柱体5113被顺序地设置在第一方向上，并且在第二方向上穿通电介质材料5112。例如，多个柱体5113可以分别穿通电介质材料5112，并且可以与衬底5111电耦接。例如，每个柱体5113可以由多种材料来配置。例如，每个柱体5113的表面层5114可以包括被掺杂成第一类型的硅材料。例如，每个柱体5113的表面层5114可以包括被掺杂成与衬底5111相同类型的硅材料。在一个实施例中，每个柱体5113的表面层5114包括ρ型硅。然而，每个柱体5113的表面层5114并不限制于ρ型硅。
[0069]每个柱体5113的内部层5115可以由电介质材料来配置。例如，每个柱体5113的内部层5115可以由诸如氧化硅之类的电介质材料来填充。
[0070]在第一掺杂区5311与第二掺杂区5312之间的区域中，电介质层5116可以被提供在电介质材料5112、柱体5113和衬底5111的表面上。例如，电介质层5116的厚度可以小于电介质材料5112之间的距离的一半(1/2)。S卩，可以设置有除了电介质材料5112和电介质层5116之外的材料的区域可以被提供在(i)在电介质材料5112之中的第一电介质材料5112的底表面上提供的电介质层5116与(ii)在电介质材料5112之中的第二电介质材料5112的顶表面上提供的电介质层5116之间。第二电介质材料5112位于第一电介质材料5112之下。
[0071]在第一掺杂区5311与第二掺杂区5312之间的区域中，导电材料5211、5221、5231、5241、5251、5261、5271、5281和5291可以被提供在电介质层5116的表面上。例如，在第一方向上延伸的导电材料5211可以被提供在与衬底5111相邻的电介质材料5112和衬底5111之间。具体地，在第一方向上延伸的导电材料5211可以被提供在(i)在与衬底5111相邻的电介质材料5112的底表面上的电介质层5116与(ii)在衬底5111上的电介质层5116之间。
[0072]在第一方向上延伸的导电材料可以被提供在电介质材料5112之中的某电介质材料5112的顶表面上的电介质层5116与电介质材料5112之中设置在该某电介质材料5112之上的另一电介质材料5112的底表面上的电介质材料5116之间。例如，在第一方向上延伸的多个导电材料5221、5231、5241、5251、5261、5271和5281可以被提供在电介质材料5112之间。在第一方向上延伸的导电材料5291可以被提供在最上面的电介质材料5112之上。例如，在第一方向上延伸的导电材料5211、5221、5231、5241、5251、5261、5271、5281和5291可以是金属材料。例如，在第一方向上延伸的导电材料5211、5221、5231、5241、5251、5261、5271、5281和5291可以是诸如多晶硅之类的导电材料。
[0073]在第二掺杂区5312与第三掺杂区5313之间的区域中，可以提供与被提供在第一掺杂区5311与第二掺杂区5312之间的结构相同的结构。例如，在第二掺杂区5312与第三掺杂区5313之间的区域中，可以提供:在第一方向上延伸的多个电介质材料5112、顺序地设置在第一方向上并且在第二方向上穿通多个电介质材料5112的多个柱体、被提供在多个电介质材料5112和多个柱体5113的表面上的电介质层5116、以及在第一方向上延伸的多个导电材料 5212、5222、5232、5242、5252、5262、5272、5282 和 5292。
[0074]在第三掺杂区5313与第四掺杂区5314之间的区域中，可以提供与被提供在第一掺杂区5311与第二掺杂区5312之间的结构相同的结构。例如，在第三掺杂区5313与第四掺杂区5314之间的区域中，可以提供:在第一方向上延伸的多个电介质材料5112、被顺序地设置在第一方向上并且在第二方向上穿通多个电介质材料5112的多个柱体5113、被提供在多个电介质材料5112和多个柱体5113的表面上的电介质层5116、以及在第一方向上延伸的多个导电材料 5213、5223、5233、5243、5253、5263、5273、5283 和 5293。
[0075]漏极5320可以被分别提供在多个柱体5113上。例如，漏极5320可以是掺杂有第二类型掺杂剂的硅材料。例如，漏极5320可以是掺杂有η型掺杂剂的硅材料。漏极5320可以包括η型硅，但是漏极5320并不限制于η型硅。例如，每个漏极5320的宽度可以大于每个对应的柱体5113的宽度。例如，每个漏极5320可以以焊盘的形状被提供在每个对应的柱体5113的顶表面上。
[0076]在第三方向上延伸的导电材料5331、5332和5333可以被提供在漏极5320上。导电材料5331、5332和5333可以被顺序地设置在第一方向上。在另一个实施例中，相应的导电材料5331、5332和5333可以与对应的区域的漏极5320电耦接。例如，漏极5320与在第三方向上延伸的导电材料5331、5332和5333可以经由接触插塞彼此电耦接。例如，在第三方向上延伸的导电材料5331、5332和5333可以是金属材料。例如，在第三方向上延伸的导电材料5331、5332和5333可以是诸如多晶硅之类的导电材料。
[0077]在图5和图6中，相应的柱体5113可以与在第一方向上延伸的电介质层5116和多个导电材料5211至5291、5212至5292和5213至5293耦接，以形成存储串。例如，相应的柱体5113可以与在第一方向上延伸的电介质层5116和多个导电材料5211至5291、5212至5292和5213至5293 —起形成NAND存储串NS。每个NAND存储串NS可以包括多个晶体管结构TS。
[0078]参见图7，其不出了图6中所不的晶体管结构TS，电介质层5116可以包括第一子电介质层至第三子电介质层5117、5118和5119。图7图示了图6中所示的晶体管结构TS的截面图。
[0079]柱体5113的ρ型硅5114可以作为本体来操作。与柱体5113相邻的第一子电介质层5117可以作为隧穿电介质层来操作，并且可以包括热氧化物层。
[0080]第二子电介质层5118可以作为电荷储存层来操作。例如，第二子电介质层5118可以作为电荷捕获层来操作，并且可以包括氮化物层或者金属氧化物层，例如，氧化铝层、
氧化铪层等。
[0081]与导电材料5233相邻的第三子电介质层5119可以作为阻挡电介质层来操作。例如，与在第一方向上延伸的导电材料5233相邻的第三子电介质层5119可以被形成为单个层或多个层。第三子电介质层5119可以是高k电介质层，例如，氧化铝层、氧化铪层等，其具有比第一子电介质层5117和第二子电介质层5118高的介电常数。
[0082]导电材料5233可以作为栅极或控制栅来操作。S卩，栅极或控制栅5233、阻挡电介质层5119、电荷储存层5118、隧穿电介质层5117和本体5114可以形成晶体管或者存储器单元晶体管结构。例如，第一子电介质层至第三子电介质层5117、5118和5119可以形成0N0(氧化物-氮化物-氧化物)结构。在以下描述中，柱体5113的ρ型硅5114将被称为在第二方向上延伸的本体。
[0083]存储区块BLKi可以包括多个柱体5113。S卩，存储区块BLKi可以包括多个NAND存储串NS。存储区块BLKi可以包括在第二方向或者与衬底5111垂直的方向上延伸的多个NAND存储串NS。
[0084]每个NAND存储串NS可以包括被设置在第二方向上的多个晶体管结构TS。每个NAND存储串NS的多个晶体管结构TS中的至少一个可以作为存储串选择晶体管SST来操作。每个NAND存储串NS的多个晶体管结构TS中的至少一个可以作为接地选择晶体管GST来操作。
[0085]栅极或控制栅可以与在第一方向上延伸的导电材料5211至5291、5212至5292和5213至5293相对应。S卩，栅极或控制栅可以在第一方向上延伸，并且形成字线和至少两个选择线，例如，至少一个存储串选择线SSL和至少一个接地选择线GSL。
[0086]在第三方向上延伸的导电材料5331、5332和5333可以与NAND存储串NS的一个端部电耦接。例如，在第三方向上延伸的导电材料5331、5332和5333可以作为位线BL来操作。S卩，在一个存储区块BLKi中，多个NAND存储串NS可以与一个位线BL电耦接。
[0087]在第一方向上延伸的第二类型掺杂区5311、5312、5313和5314可以与NAND存储串NS的另一个端部耦接。在第一方向上延伸的第二类型掺杂区5311、5312、5313和5314可以作为公共源极线CSL来操作。
[0088]存储区块BLKi可以包括在与衬底5111垂直的方向(S卩，第二方向)上延伸的多个NAND存储串NS，并且可以作为多个NAND存储串NS与一个位线BL电耦接的NAND快闪存储区块(例如，电荷捕获型存储器)来操作。
[0089]在图5至图7中，在第一方向上延伸的导电材料5211至5291、5212至5292以及5213至5293被提供成9个层。然而，应当注意，在第一方向上延伸的导电材料5211至5291、5212至5292以及5213至5293并不限制于9个层。例如，在第一方向上延伸的导电材料可以被提供成8个层、16个层或多个层。S卩，在一个NAND存储串NS中，晶体管的数目可以是
8、16或多个。
[0090]在图5至图7中，3个NAND存储串NS与一个位线BL电耦接。然而，应当注意，该实施例并不限制于3个NAND存储串NS与一个位线BL电耦接的结构。在另一个实施例中，在存储区块BLKi中，m数目个NAND存储串NS(其中，m是整数)可以与一个位线BL电耦接。根据与一个位线BL电耦接的NAND存储串NS的数目，在第一方向上延伸的导电材料5211至529U5212至5292和5213至5293的数目和公共源极线5311、5312、5313和5314的数目也可以变化。
[0091]在图5至图7中，三个NAND存储串NS与在第一方向上延伸的一个导电材料电耦接。然而，应当注意，该实施例并不限制于与在第一方向栅延伸的一个导电材料电耦接的3个NAND存储串NS。在另一个实施例中，η数目个NAND存储串NS(其中，η是整数)可以与在第一方向上延伸的一个导电材料电耦接。根据与在第一方向上延伸的一个导电材料电耦接的NAND存储串NS的数目，位线5331、5332和5333的数目也可以变化。
[0092]参见图8，在具有第一结构的某区块BLKi中，NAND存储串NSll至NS31可以被提供在第一位线BLl与公共源极线CSL之间。图8是图示具有如上面参照图5至图7秒述的第一结构的存储区块BLKi的等同电路的电路图。第一位线BLl可以与在第三方向上延伸的导电材料5331相对应。NAND存储串NS12至NS32可以被提供在第二位线BL2与公共源极线CSL之间。第二位线BL2可以与在第三方向上延伸的导电材料5332相对应。NAND存储串NS13至NS33可以被提供在第三位线BL3与公共源极线CSL之间。第三位线BL3可以与在第三方向上延伸的导电材料5333相对应。
[0093]每个NAND存储串NS的存储串选择晶体管SST可以与对应的位线BL电耦接。每个NAND存储串NS的接地选择晶体管GST可以与公共源极线CSL电耦接。存储器单元MC可以被提供在每个NAND存储串NS的存储串选择晶体管SST与接地选择晶体管GST之间。
[0094]在一个实施例中，NAND存储串NS可以通过行和列为单位来限定。共同与一个位线电耦接的NAND存储串NS可以形成一个列。例如，与第一位线BLl电耦接的NAND存储串NSll至NS31可以对应于第一列，与第二位线BL2电耦接的NAND存储串NS12至NS32可以对应于第二列，以及与第三位线BL3电耦接的NAND存储串NS13至NS33可以对应于第三列。与一个存储串选择线SSL电耦接的NAND存储串NS可以形成一个行。例如，与第一存储串选择线SSLl电耦接的NAND存储串NSll至NS13可以形成第一行，与第二存储串选择线SSL2电耦接的NAND存储串NS21至NS23可以形成第二行，以及与第三存储串选择线SSL3电耦接的NAND存储串NS31至NS33可以形成第三行。
[0095]在每个NAND存储串NS中，可以限定高度。例如，在每个NAND存储串NS中，如果与接地选择晶体管GST相邻的存储器单元MCl的高度被限定为值1，则与存储串选择晶体管SST相邻的存储器单元MC7的高度可以是存储器单元MCl的7倍。在每个NAND存储串NS中，自衬底5111测量的存储器单元的高度可以随着存储器单元靠近存储串选择晶体管SST而增加。
[0096]相同行中的NAND存储串NS的存储串选择晶体管SST可以共享相同存储串选择线SSL0不同行中的NAND存储串NS的存储串选择晶体管SST可以分别电耦接彼此不同的存储串选择线。
[0097]相同行的NAND存储串NS中处于相同高度的存储器单元可以共享字线WL。即，字线WL共同电耦接至在不同行、但在相同水平或相同高度的NAND存储串NS的存储器单元MC。NAND存储串NS中在相同高度或相同水平处的虚设存储器单元DMC可以共享虚设字线DWL。S卩，在相同高度或水平处，与不同行的NAND存储串NS的虚设存储器单元DMC电耦接的虚设字线DWL可以彼此共同电耦接。
[0098]例如，位于相同水平或高度或层处的字线WL或虚设字线DWL可以彼此共同电耦接。被提供在给定水平或高度或层处的导电材料5211至5291、5212至5292和5213至5293可以经由接触部与上部层电耦接。在上部层处，在第一方向上延伸的导电材料5211至5291、5212至5292和5213至5293可以彼此共同电耦接。NAND存储串NS的接地选择晶体管GST可以共享接地选择线GSL。另外，在不同行中的NAND存储串NS的接地选择晶体管GST可以共享接地选择线GSL。S卩，NAND存储串NSll至NS13、NS21至NS23和NS31至NS33可以与接地选择线GSL共同电耦接。
[0099]公共源极线CSL可以与NAND存储串NS共同电耦接。例如，在衬底5111之上的有源区上，第一掺杂区至第四掺杂区5311、5312、5313和5314可以彼此电耦接。例如，第一掺杂区至第四掺杂区5311、5312、5313和5314可以经由接触部与上部层电耦接，并且在上部层处，第一掺杂区至第四掺杂区5311、5312、5313和5314可以彼此共同电耦接。
[0100]如图8中所示，在相同水平或深度或层处的字线可以彼此共同电耦接。因此，当某字线WL被选中时，与该字线WL电耦接的所有NAND存储串NS会都被选中。在不同行中的NAND存储串NS可以与不同的存储串选择线SSL电耦接。因此，通过选择存储串选择线SSLl至SSL3中的一个，在与相同字线WL电耦接的NAND存储串NS之中的未被选中的行中的NAND存储串NS可以与位线BLl至BL3去耦接。即，通过选择存储串选择线SSLl至SSL3，可以选中特定行的NAND存储串NS。此外，通过选择位线BLl至BL3，可以在选中的行中选中特定NAND存储串NS。
[0101]在每个NAND存储串NS中，可以提供虚设存储器单元DMC。在图8中，虚设存储器单元DMC被提供在每个NAND存储串MS中的第三存储器单元与第四存储器单元之间。SP，第一存储器单元MCl至第三存储器单元MC3可以被提供在虚设存储器单元DMC与接地选择晶体管GST之间。
[0102]第四存储器单元MC4至第六存储器单元MC6可以被提供在虚设存储器单元DMC与存储串选择晶体管SST之间。每个NAND存储串NS的存储器单元MC可以被虚设存储器单元DMC分成存储器单元组。在所分的存储器单元组中，与接地选择晶体管GST相邻的存储器单元，例如MCl至MC3可以被称为下部存储器单元组，而与存储串选择晶体管SST相邻的存储器单元，例如MC4至MC6可以被称为上部存储器单元组。以下，将参照图9至图11对根据第二实施例的存储系统中的存储器件进行详细描述。在第二实施例中，存储器件包括三维非易失性存储器件，并且具有从图5至图8中所示的第一结构修改的结构。
[0103]参见图9和图10，在存储器件150的多个存储区块之中的某存储区块BLKj可以包括在第一方向至第三方向上延伸的结构。图9是根据第二实施例的存储器件的立体图。存储器件具有与图5至图8描述的第一结构不同的三维结构。在图4中，某存储区块BLKj可以具有图9至图11中所示的第二结构。图10是沿着图9中所示的线VI1-VII’截取的截面图。
[0104]可以提供衬底6311。例如，衬底6311可以包括掺杂有第一类型杂质的硅材料。例如，衬底6311可以包括掺杂有ρ型杂质的硅材料，或者可以是ρ型阱，例如袋ρ阱。以及包括包围P型阱的η型阱。衬底6311可以是ρ型硅。然而，应当注意衬底6311并不限制于P型硅。
[0105]在X轴方向和y轴方向上延伸的第一导电材料至第四导电材料6321、6322、6323和6324被提供在衬底6311上。第一导电材料至第四导电材料6321、6322、6323和6324在z轴方向上以预定的距离分隔开。
[0106]在X轴方向和J轴方向上延伸的第五导电材料至第八导电材料6325、6326、6327和6328被提供在衬底6311上。第五导电材料至第八导电材料6325、6326、6327和6328在z轴方向上以预定的距离分隔开。第五导电材料至第八导电材料6325、6326、6327和6328在I轴方向上与第一导电材料至第四导电材料6321、6322、6323和6324分隔开。
[0107]提供了穿通第一导电材料至第四导电材料6321、6322、6323和6324的多个下部柱体。每个下部柱体DP在z轴方向上延伸。此外，提供了穿通第五导电材料至第八导电材料6325、6326、6327和6328的多个上部柱体。每个上部柱体UP在z轴方向上延伸。
[0108]下部柱体DP和上部柱体UP中的每个包括内部材料6361、中间层6362和表面层6363。如参照图5和图6所述，中间层6362作为单元晶体管的沟道来操作。表面层6363包括阻挡电介质层、电荷储存层和隧穿电介质层。
[0109]下部柱体DP和上部柱体UP经由管道栅PG电耦接。管道栅PG可以被设置在衬底6311中。例如，管道栅PG可以包括与下部柱体DP和上部柱体UP相同的材料。
[0110]在X轴方向和y轴方向上延伸、被掺杂有第二类型掺杂剂的掺杂材料6312被提供在下部柱体DP中。例如，掺杂有第二类型掺杂剂的掺杂材料6312可以包括η型硅材料。掺杂有第二类型掺杂剂的掺杂材料6312作为公共源极线CSL来操作。
[0111]漏极6340被提供在上部柱体UP上。例如，漏极6340可以包括η型硅材料。在y轴方向上延伸的第一上导电材料6351和第二上导电材料6352被提供在漏极6340上。
[0112]第一上导电材料6351和第二上导电材料6352被提供成彼此分开，并且每个在X轴方向上延伸。例如，第一上导电材料6351和第二上导电材料6352可以由金属形成。第一上导电材料6351和第二上导电材料6352以及漏极6340可以经由接触插塞彼此电耦接。第一上导电材料6351和第二上导电材料6352分别作为第一位线BLl和第二位线BL2来操作。
[0113]第一导电材料6321作为源极选择线SSL来操作，第二导电材料6322作为第一虚设字线DWLl来操作，以及第三导电材料6323和第四导电材料6324分别作为第一主字线MffLl和第二主字线MWL2来操作。第五导电材料6325和第六导电材料6326分别作为第三主字线MWL3和第四主字线MWL4来操作，第七导电材料6327作为第二虚设字线DWL2来操作，以及第八导电材料6328作为漏极选择线DSL来操作。
[0114]下部柱体DP和与下部柱体DP相邻的第一导电材料至第四导电材料6321、6322、6323和6324形成下部存储串。上部柱体UP和与上部柱体UP相邻的第五导电材料至第八导电材料6325、6326、6327和6328形成上部存储串。下部存储串和上部存储串经由管道栅PG电耦接。下部存储串的一个端部与作为公共源极线CSL进行操作的第二类型的掺杂材料6312电耦接。上部存储串的一个端部经由漏极6340与对应的位线电耦接。一个下部存储串和一个上部存储串形成电耦接在第二类型的掺杂材料6312与对应的位线之间的一个单兀存储串。
[0115]S卩，下部存储串包括:源极选择晶体管SST、第一虚设存储器单元DMCl以及第一主存储器单元MMCl和第二主存储器单元MMC2。上部存储串包括:第三主存储器单元MMC3和第四主存储器单元MMC4、第二虚设存储器单元DMC2以及漏极选择晶体管DST。
[0116]在图9和图10中，上部存储串和下部存储串可以形成NAND存储串NS，以及NAND存储串NS可以包括多个晶体管结构TS。由于包括在图9和图10中的NAND存储串NS中的晶体管结构与以上参照图7所述的晶体管基本相同，所以本文中将省略其详细描述。
[0117]参见图11，在存储器件150的多个区块之中的具有第二结构的某存储区块BLKj中，如参照图9和图10所述的，单元存储串可以被提供成每个单元存储串包括经由管道栅PG彼此电耦接的一个上部存储串和一个下部存储串的方式，以限定多个对。图11是图示图9和图10中描述的存储区块BLKj的等同电路的电路图。为了方便图9至图10的描述，仅示出了在第二结构的某存储区块BLKj中形成一对的第一存储串和第二存储串。
[0118]在具有第二结构的某存储区块BLKj中，沿着第一沟道层叠的存储器单元，例如至少一个源极选择栅和至少一个漏极选择栅，形成第一存储串STl。沿着第二沟道层叠的存储器单元，例如至少一个源极选择栅和至少一个漏极选择栅，形成第二存储串ST2。
[0119]第一存储串STl和第二存储串ST2与相同漏极选择线DSL和相同源极选择线SSL电耦接。第一存储串STl与第一位线BLl电耦接，以及第二存储串ST2与第二位线BL2电耦接。
[0120]在图11中描述了第一存储串STI和第二存储串ST2与相同漏极选择线DSL和相同源极选择线SSL电耦接。然而，在另一个实施例中，第一存储串STl和第二存储串ST2与相同源极选择线SSL和相同位线BL电耦接，以及第一存储串STl与第一漏极选择线DSLl电耦接，而第二存储串ST2与第二漏极选择线DSL2电耦接。在另一个实施例中，第一存储串STl和第二存储串ST2与相同漏极选择线DSL和相同位线BL电耦接，以及第一存储串STl与第一源极选择线SSLl电耦接，以及第二存储串ST2与第二源极选择线SSL2电耦接。
[0121]在下文中，将参照图至图15描述根据一个实施例的存储系统中的坏区块管理操作。
[0122]图12至图14是图示根据一个实施例的存储系统中的坏区块管理操作的框图。为了便于描述，将示例性地描述图2中所示的存储器件150中的多个存储区块中的一个存储区块的坏区块管理。另外，控制器130可以如上所述执行存储系统中的坏区块管理操作。然而，在另一个实施例中，处理器134或者包括在处理器134中的管理单元可以执行坏区块管理操作。
[0123]参见图12，控制器130通过将包括在存储器件150的多个存储区块中的多个字线分组成预定数目个字线来设定字线区。如图12中所示，在多个存储区块中的写入存储区块900可以包括多个页。多个页中的每个包括与多个字线WLO至WL15耦接的多个存储器单元。例如，控制器150将第一字线WLO至第四字线WL3设定成第一字线区902，将第五字线WL4至第八字线WL7设定成第二字线区904，将第九字线WL8至第十二字线WLll设定成第三字线区906，以及将第十三字线WL12至第十六字线WL15设定成第四字线区908。
[0124]控制器130储存表930以执行存储器144中的坏区块管理。表930可以是储存有写入存储区块900的字线区902、904、906和908的信息的坏字线区位图表。写入存储区块900可以包括字线区902、904、906和908中的每个的位图信息932、934、936和938，并且执行写入存储区块900的字线区902、904、906和908的坏区块管理。控制器150基于包括在表930中的位图信息932、934、936和938，检查字线区902、904、906和908中的每个的坏字线区。
[0125]S卩，控制器130(见图1)基于第一位图信息932来检查第一字线区902是否为坏字线区，基于第二位图信息934来检查第二字线区904是否为坏字线区，基于第三位图信息936来检查第三字线区906是否为坏字线区，以及基于第四位图信息938来检查第四字线区908是否为坏字线区。然后，控制器130执行坏区块管理。
[0126]如图14中所示，针对包括在存储器件150的多个存储区块中的字线区的信息被储存在第一表中。如果坏字线区的位图表1160的总尺寸大，则位图表1160可以被储存在存储器件150中，例如NAND快闪存储器中。参见图1。
[0127]此外，控制器130将具有针对多个存储区块中的特定存储区块的字线区的信息的第二表1110储存在存储器144中。参见图1。例如，控制器130将坏字线区的位图表1162储存在存储器144(诸如，SRAM)上的第二表中，以在从NAND快闪存储器1150中的位图表1160获取用于坏字线区的位图信息之后执行坏区块管理。控制器130基于包括在第二表1110中的位图信息，检查多个存储区块中的特定存储区块的字线区的坏字线区。
[0128]在下文中，将参照图13描述根据一个实施例的与坏字线区和数据写入失败相对应的坏区块管理操作。
[0129]参见图13，如上所述，控制器130通过将包括在存储器件150的多个存储区块中的多个字线分组成预定数目个字线来设定字线区，以及执行坏区块管理。在多个存储区块中的写入存储区块1000包括多个页。多个页中的每个包括与多个字线WLO至WL15耦接的多个存储器单元。为了执行坏区块管理，控制器130通过将多个字线分组来设定字线区。例如，控制器130将第一字线WLO至第四字线WL3设定成第一字线区1010，将第五字线WL4至第八字线WL7设定成第二字线区1020，将第九字线WL8至第十二字线WLll设定成第三字线区1030，以及将第十三字线WL12至第十六字线WL15设定成第四字线区1040。
[0130]当第一字线区至第四字线区1010、1020、1030和1040处于写入存储区块1000中时，对应的存储器单元通过每个字线被包括在第一字线区至第四字线区1010、1020、1030和1040中。例如，第一存储器单元至第四存储器单元1018、1016、1014和1012包括在第一字线区1010中，第五存储器单元至第八存储器单元1028、1026、1024和1022包括在第二字线区域1020中，第九存储器单元至第十二存储器单元1038、1036、1034和1032包括在第三字线区1030中，以及第十三存储器单元至第十六存储器单元1048、1046、1044和1042包括在第四字线区1040中。
[0131]控制器130将用于执行坏区块管理的表1050储存在存储器144中。表1050可以是坏字线区的位图表，其具有针对写入存储区块1000的第一字线区至第四字线区1010、1020、1030和1040的信息。第一字线区至第四字线区1010、1020、1030和1040中的每个的位图信息包括在表1050中，使得控制器130执行用于写入存储区块1000的第一字线区至第四字线区1010、1020、1030和1040的坏区块管理。控制器130基于包括在表1050中的位图信息，检查第一字线区至第四字线区1010、1020、1030和1040中的每个的坏字线区。
[0132]S卩，控制器130基于第一位图信息来检查第一字线区1010是否为坏字线区，基于第二位图信息来检查第二字线区1020是否为坏字线区，基于第三位图信息来检查第三字线区1030是否为坏字线区，以及基于第四位图信息来检查第四字线区1040是否为坏字线区。
[0133]控制器130在基于包括在表1050中的位图信息1052、1054、1056和1058检查第一字线区至第四字线区1010、1020、1030和1040中的每个的坏字线区之后执行坏区块管理。
[0134]例如，如图3中所示，由于第四字线区1040是正常字线区，所以控制器130检查第四字线区1040是否为坏字线区，以及将数据写到第十三存储器单元1048、第十四存储器单元1046、第十五存储器单元1044和第十六存储器单元1042上。
[0135]控制器130基于第三位图信息1056来检查第三字线区1030是否为坏字线区，并且当确定出第三字线区1030为坏字线区时执行用于第三字线区1030的坏区块管理。第三字线区为在第四字线区之后后续数据应要写入的区。即，控制器130基于第二位图信息1054来检查第二字线区1020是否为坏字线区，以确定应写入第三字线区1030中但是由于第三字线区1030被确定为坏字线区而未写入第三字线区1030中的数据，是否取而代之可以被写入第二字线区1020中。第二字线区是在第三字线区之后接下来的数据应写入的区。由于第三字线区1030是坏字线区，所以可以示例性地描述包括在与第三字线区1030的存储区块相同的存储区块中的写入存储区块1000的第二字线区1020。然而，要写入第三字线区1030中的数据可以被写入包括在相同存储区块1000中的除了写入存储区块1000的第三字线区1030之外的任何正常字线区中。因而，控制器130检查包括在该存储区块中的除了写入存储区块1000的第三字线区1030之外的字线区是否为坏字线区。如果包括在该存储区块中的字线区为正常字线区，则取而代之将应写入第三字线区1030中的数据写入包括在该存储区块1000中的正常字线区中。
[0136]当第二字线区1030被确定为正常字线区时，控制器130将数据写到包括在第二字线区1020中的第五存储器单元至第八存储器单元1028、1026、1024和1022上。如果数据被成功地写入包括在第二字线区1020中的第六存储器单元至第八存储器单元1026、1024和1022中，而不是写入第五存储器单元1028中，则控制器130对成功写入数据的第六存储器单元至第八存储器单元1026、1024和1022以及未写入数据的第五存储器单元1028进行检查。然后，控制器130将具有发生数据写入失败的存储器单元的第二字线区1020标记为坏字线区，并且执行用于第二字线区1020的坏区块管理。
[0137]因而，当第三字线区1030被发现为坏字线区，并且第二字线区1020也被发现具有(多个)坏的或缺陷字线时，控制器130基于第一位图信息1052来检查第一字线区1010是否为坏字线区。
[0138]如果第一字线区1010被发现为正常字线区，则控制器130可以将应写入第三字线区1030中的数据写到包括在第一字线区1010中的第一存储器单元至第四存储器单元1018、1016、1014和1012上。控制器130将写入在第二字线区1020中的第六存储器单元至第八存储器单元1026、1024和1022中的数据移动并重新写入第一字线区1010的存储器单元。具体地，控制器130将写到第二字线区1020的第八存储器单元1022上的数据移动并重新写入第一字线区1010的第四存储器单元1012，将写到第二字线区1020的第七存储器单元1024上的数据移动并重新写入第一字线区1010的第三存储器单元1014，以及将写到第二字线区1020的第六存储器单元1026上的数据移动并重新写入第一字线区1010的第二存储器单元1016。
[0139]为了便于描述，在以上实施例中，被发现为坏字线区的第二字线区1020，与被发现为正常字线区并且被选中作为替换字线区的第一字线区1010包括在相同存储区块1000中。然而，在另一个实施例中，替换字线区可以选自与坏的或缺陷的第二字线区1020所属的存储区块1000不同的存储区块。因而，控制器130检查包括在存储区块中的新字线区是否与写入存储区块1000不同，以看出新字线区是否为坏字线区。如果包括在与写入区块1000不同的存储区块中的字线区为正常字线区，则写入在第二字线区1020的第六存储器单元至第八存储器单元1026、1024和1022中的数据被移动且再次写入包括在与写入存储区块1000不同的存储区块中的新字线区中。
[0140]根据一个实施例的存储系统执行把包括在多个存储区块中的每个中的多个字线分组成字线区，其中所述多个存储区块包括在存储器件150中。存储系统针对字线区执行坏区块管理。即，存储系统通过下面步骤来执行坏区块管理:基于坏字线的位图表来从字线区中检查坏字线区，在字线区的存储器单元中检查数据写入是否失败，以及将应写到坏字线区上的数据再次写入替换的正常字线区。
[0141]在下文中，将参照图15中的流程图描述根据一个实施例的存储系统中的坏区块管理的操作。
[0142]图15是图示根据一个实施例的存储系统中的坏区块管理的过程的流程图。
[0143]参见图15，在步骤S1210，根据一个实施例的存储系统通过将与包括在存储器件的多个存储区块中的每个页的存储器单元耦接的多个字线分组，来设定多个字线区。
[0144]在步骤S1220，基于与坏区块管理相对应的表的位图信息来检查字线区的坏字线区。
[0145]在步骤S1230，数据被写入正常字线区，而不是坏字线区。即，把应写入坏字线区中的数据写入正常字线区，而不是坏字线区。正常字线区选自在经受坏区块管理操作的次序中在坏字线区后面的字线区。通过把后续的正常字线区用作坏字线区的替换，来执行坏字线区的过程，即坏字线区的坏管理或坏区块管理。
[0146]在步骤S1240，确定在新选中的正常字线区中包括的任何存储器单元中是否发生数据写入失败。当确定出字线区包括具有数据写入失败的存储器单元时，将字线区标记为坏字线区。
[0147]在步骤S1250，包括具有数据写入失败的存储器单元的坏字线区被标记为坏字线区，并且经受坏字线区管理。即，应被写入在坏字线区中的具有数据写入成功的存储器单元中的数据，被写入新的正常字线区的存储器单元中。新的正常字线区选自在经受坏区块管理操作的次序中在坏字线区后面的字线区。以这种方式，执行用于包括具有数据写入失败的存储器单元的字线区的坏区块管理。
[0148]通过本发明的实施例可以看出，本发明提供了下面技术方案:
[0149]1.一种存储系统，包括:
[0150]存储器件，其包括多个存储区块，其中，所述多个存储区块中的每个包括多个页，其中，所述多个页中的每个包括多个存储器单元，以及其中，所述多个存储器单元与多个字线耦接；以及
[0151 ] 控制器，其适于将所述多个字线分组成N数目个字线区，其中，N是等于或大于2的整数，
[0152]其中，所述字线区中的每个包括M数目个存储器单元，其中，M是等于或大于2的整数，以及
[0153]其中，所述控制器逐字线区地执行坏区块管理操作。
[0154]2.如技术方案I所述的存储系统，其中，所述控制器储存具有针对所述N数目个字线区的位图信息的表，利用储存在所述表中的所述位图信息在所述N数目个字线区之中检查是否存在坏字线区，以及执行用于所述坏字线区的所述坏区块管理操作。
[0155]3.如技术方案2所述的存储系统，其中，所述控制器通过将应写到所述坏字线区上的数据写到选自所述多个字线区的新字线区上来执行所述坏区块管理操作。
[0156]4.如技术方案3所述的存储系统，其中，基于由所述控制器执行的检查操作的次序，所述新字线区在所述坏字线区之后。
[0157]5.如技术方案I所述的存储系统，其中，所述控制器检查第一存储器单元数据写入操作是否失败，以及将包括所述第一存储器单元的第一字线区识别为所述坏字线区。
[0158]6.如技术方案5所述的存储系统，其中，所述控制器执行用于所述坏字线区的所述坏区块管理操作。
[0159]7.如技术方案6所述的存储系统，其中，所述控制器检查第二存储器单元在所述数据写入操作中是否成功，并且将应写到所述第一存储器单元上的数据写到所述第二存储器单元上，
[0160]其中，所述第二存储器单元包括在与所述第一字线区不同的第二字线区中。
[0161]8.如技术方案7所述的存储系统，其中，基于由所述控制器执行的检查操作的次序，所述第二字线区在所述第一字线区之后。
[0162]9.如技术方案I所述的存储系统，其中，所述存储器件储存包括针对在所述多个存储区块中包括的字线区的位图信息的第一表，以及
[0163]其中，所述控制器储存包括针对在所述多个存储区块中的特定存储区块中包括的字线区的位图信息的第二表。
[0164]10.如技术方案9所述的存储系统，其中，所述控制器从所述存储器件获取所述第一表的部分，并且将所述第一表的所述部分储存为所述第二表。
[0165]11.如技术方案9所述的存储系统，其中，所述控制器基于包括在所述第二表中的所述位图信息来检查在所述特定存储区块的字线区之中是否存在坏字线区，以及执行用于所述坏字线区的所述坏区块管理操作。
[0166]12.一种存储系统的操作方法，包括:
[0167]提供包括多个字线的第一存储区块，
[0168]将所述多个字线分组成N数目个字线区，其中，N是等于或大于2的整数，其中，所述多个存储器单元与所述多个字线中的每个耦接；
[0169]检查选自所述N数目个字线区的第一字线区是否为坏字线区；以及
[0170]执行用于所述坏字线区的坏区块管理操作。
[0171]13.如技术方案12所述的存储系统的操作方法，其中，检查所述第一字线区包括:
[0172]基于包括针对所述N数目个字线区的位图信息的表来检查所述第一字线区。
[0173]14.如技术方案13所述的存储系统的操作方法，其中，执行所述坏区块管理操作包括:
[0174]将应写到所述第一字线区上的第一数据写到第二字线区上，
[0175]其中，所述第二字线区是正常字线区。
[0176]15.如技术方案14所述的存储系统的操作方法，其中，基于所述检查操作的次序，所述第二字线区在所述第一字线区之后。
[0177]16.如技术方案12所述的存储系统的操作方法，其中，检查所述第一字线区包括:
[0178]检查包括在所述第一字线区中的存储器单元数据写入操作是否失败，以及
[0179]将包括所述数据写入操作失败的所述存储器单元的所述第一字线区识别为所述坏字线区。
[0180]17.如技术方案12所述的存储系统的操作方法，其中，执行所述坏区块管理操作包括:
[0181]检查包括在第二字线区中的第二存储器单元在数据写入操作中是否成功，以及
[0182]将应写到包括在所述第一字线区中的第一存储器单元上的第一数据，写到包括在所述第二字线区中的所述第二存储器单元上。
[0183]18.如技术方案17所述的存储系统的操作方法，其中，基于所述检查操作的次序，所述第二字线区在所述坏字线区之后。
[0184]19.如技术方案12所述的存储系统的操作方法，其中，检查所述第一字线区包括:
[0185]将第一表储存在所述存储系统中，
[0186]从所述存储系统获取所述第一表的部分，并且将获取的数据储存为第二表，以及
[0187]基于包括在所述第二表中的位图信息来检查所述第一字线区是否为所述坏字线区。
[0188]20.如技术方案19所述的存储系统的操作方法，其中，所述第一表包括:针对包括在所述第一存储区块中的所述N数目个字线区的第一位图信息，以及针对包括在第二存储区块中的L数目个字线区的第二位图信息，其中，L是等于或大于2的整数，以及
[0189]其中，所述第二表包括所述第一位图信息，但是不包括所述第二位图信息。
【主权项】
1.一种存储系统，包括: 存储器件，其包括多个存储区块，其中，所述多个存储区块中的每个包括多个页，其中，所述多个页中的每个包括多个存储器单元，以及其中，所述多个存储器单元与多个字线耦接；以及 控制器，其适于将所述多个字线分组成N数目个字线区，其中，N是等于或大于2的整数， 其中，所述字线区中的每个包括M数目个存储器单元，其中，M是等于或大于2的整数，以及 其中，所述控制器逐字线区地执行坏区块管理操作。2.如权利要求1所述的存储系统，其中，所述控制器储存具有针对所述N数目个字线区的位图信息的表，利用储存在所述表中的所述位图信息在所述N数目个字线区之中检查是否存在坏字线区，以及执行用于所述坏字线区的所述坏区块管理操作。3.如权利要求2所述的存储系统，其中，所述控制器通过将应写到所述坏字线区上的数据写到选自所述多个字线区的新字线区上来执行所述坏区块管理操作。4.如权利要求3所述的存储系统，其中，基于由所述控制器执行的检查操作的次序，所述新字线区在所述坏字线区之后。5.如权利要求1所述的存储系统，其中，所述控制器检查第一存储器单元数据写入操作是否失败，以及将包括所述第一存储器单元的第一字线区识别为所述坏字线区。6.如权利要求5所述的存储系统，其中，所述控制器执行用于所述坏字线区的所述坏区块管理操作。7.如权利要求6所述的存储系统，其中，所述控制器检查第二存储器单元在所述数据写入操作中是否成功，并且将应写到所述第一存储器单元上的数据写到所述第二存储器单元上， 其中，所述第二存储器单元包括在与所述第一字线区不同的第二字线区中。8.如权利要求7所述的存储系统，其中，基于由所述控制器执行的检查操作的次序，所述第二字线区在所述第一字线区之后。9.如权利要求1所述的存储系统，其中，所述存储器件储存包括针对在所述多个存储区块中包括的字线区的位图信息的第一表，以及 其中，所述控制器储存包括针对在所述多个存储区块中的特定存储区块中包括的字线区的位图信息的第二表。10.一种存储系统的操作方法，包括: 提供包括多个字线的第一存储区块， 将所述多个字线分组成N数目个字线区，其中，N是等于或大于2的整数，其中，所述多个存储器单元与所述多个字线中的每个耦接； 检查选自所述N数目个字线区的第一字线区是否为坏字线区；以及 执行用于所述坏字线区的坏区块管理操作。
【文档编号】G06F11/22GK105988938SQ201510065525
【公开日】2016年10月5日
【申请日】2015年2月9日
【发明人】边谕俊
【申请人】爱思开海力士有限公司