存储系统及其操作方法

存储系统及其操作方法
【专利摘要】一种存储系统可以包括：第一存储器件，包括第一输入/输出缓冲器；第二存储器件，包括第二输入/输出缓冲器；以及高速缓冲存储器，适合于选择性地并暂时地储存要分别编程在第一存储器件和第二存储器件中的第一数据和第二数据。第一数据在第一编程区段中通过仅在第一编程区段的第一独占区段中储存在高速缓冲存储器中来编程至第一存储器件。第二数据在第二编程区段中通过仅在第二编程区段的第二独占区段中储存在高速缓冲存储器中来编程至第二存储器件。第一独占区段和第二独占区段被设置为彼此不重叠。
【专利说明】存储系统及其操作方法
[0001]相关申请的交叉引用
[0002]本申请要求2015年2月4日提交的韩国专利申请N0.10-2015-0017240的优先权，其全部内容通过引用合并于此。
技术领域
[0003]本发明的示例实施例涉及一种半导体设计技术，更具体地，涉及一种通过使用高速缓冲存储器来执行编程操作的存储系统。
【背景技术】
[0004]计算环境范例已经转移至能够随时随地使用的普适计算系统。因为这样，便携式电子设备(诸如，移动电话、数字相机以及笔记本电脑)的使用迅速增加。这些便携式电子设备通常使用具备存储器件(即，数据储存器件)的存储系统。数据储存器件用作便携式电子设备之中的主存储器件或辅助存储器件。
[0005]因为数据储存器件不具有移动部件，因此数据储存器件提供极好的稳定性和耐久性，并且以高信息访问速度和低功耗操作。具有这些优点的数据储存器件的示例包括通用串行总线(USB)存储器件、具有各种接口的存储卡以及固态驱动器(SSD)。

【发明内容】

[0006]各种实施例针对能够在编程操作过程中有效管理高速缓冲存储器的存储系统。
[0007]在一个实施例中，存储系统可以包括:第一存储器件，包括第一输入/输出缓冲器；第二存储器件，包括第二输入/输出缓冲器；以及高速缓冲存储器，适合于选择性地且暂时地储存要分别编程在第一存储器件和第二存储器件中的第一数据和第二数据，其中第一数据在第一编程区段中通过仅在第一编程区段的第一独占区段中储存在高速缓冲存储器中来编程至第一存储器件，其中第二数据在第二编程区段中通过仅在第二编程区段的第二独占区段中储存在高速缓冲存储器中来编程至第二存储器件，以及其中第一独占区段与第二独占区段被设置为彼此不重叠。
[0008]存储系统还可以包括:数据校正单元，适合于加扰和解扰在高速缓冲存储器与第一存储器件和第二存储器件之间传送的第一数据和第二数据。
[0009]第一独占区段可以包括:第一输入区段，从当第一数据从主机输入至高速缓冲存储器并储存在高速缓冲存储器中时到当第一数据传送至第一输入/输出缓冲器并储存在第一输入/输出缓冲器中时，用于第一编程区段的第一操作；以及第二输入区段，从当储存在第一输入/输出缓冲器中的第一数据输出至高速缓冲存储器并储存在高速缓冲存储器中时到当第一数据传送至第一输入/输出缓冲器并储存在第一输入/输出缓冲器中时，用于当第一编程区段的第一操作在第一输入区段之后被确定为失败时的第一编程区段的第二操作。
[0010]第二独占区段可以包括:第三输入区段，从当第二数据从主机输入至高速缓冲存储器并储存在高速缓冲存储器中时到当第二数据传送至第二输入/输出缓冲器并储存在第二输入/输出缓冲器中时，用于第二编程区段的第一操作；以及第四输入区段，从当储存在第二输入/输出缓冲器中的第二数据输出至高速缓冲存储器并储存在高速缓冲存储器中时到当第二数据传送至第二输入/输出缓冲器并储存在第二输入/输出缓冲器中时，用于当第二编程区段的第一操作在第三输入区段之后被确定为失败时的第二编程区段的第二操作。
[0011]第一编程区段与第二编程区段可以以预设时间差重复，当第二编程区段在第一编程区段可以开始之后经过第一输入区段时开始时，第三输入区段与第一编程区段重叠，以及当第一编程区段在第二编程区段可以开始之后经过第二输入区段时开始时，第一输入区段与第二编程区段重叠。
[0012]储存在高速缓冲存储器中的第一数据可以通过数据校正单元来加扰，并且在第一输入区段和第二输入区段中被储存在第一输入/输出缓冲器中，储存在高速缓冲存储器中的第二数据可以通过数据校正单元来加扰，并且在第三输入区段和第四输入区段中被储存在第二输入/输出缓冲器中，储存在第一输入/输出缓冲器中的第一数据可以通过数据校正单元来解扰，并且在第二输入区段中被储存在高速缓冲存储器中，以及储存在第二输入/输出缓冲器中的第二数据可以通过数据校正单元来解扰，并且在第四输入区段中被储存在高速缓冲存储器中。
[0013]在第一输入区段中储存在第一输入/输出缓冲器中的第一数据可以通过第一编程区段的第一操作来储存在第一存储器件中的页集中，在第二输入区段中储存在第一输入/输出缓冲器中的第一数据可以通过第一编程区段的第二操作来储存在第一存储器件中的与页集不同的页中，以及仅当与第一输入区段对应的第一编程区段的第一操作被确定为失败时，可以执行与第二输入区段对应的第一编程区段的第二操作。
[0014]每当与第二输入区段对应的第一编程区段的第二操作被确定为失败时，与第二输入区段对应的第一编程区段的第二操作可以被重复执行预设次数，以及每当与第二输入区段对应的第一编程区段的第二操作被重复执行预设次数时，第一数据可以被储存在第一存储器件的不同页中。
[0015]在第三输入区段中储存在第二输入/输出缓冲器中的第二数据可以通过第二编程区段的第一操作来储存在第二存储器件中的页集中，储存在第四输入区段中的第二输入/输出缓冲器中的第二数据可以通过第二编程区段的第二操作来储存在第二存储器件中的与页集不同的页中，以及仅当与第三输入区段对应的第二编程区段的第一操作被确定为失败时，可以执行与第四输入区段对应的第二编程区段的第二操作。
[0016]每当与第四输入区段对应的第二编程区段的第二操作被确定为失败时，与第四输入区段对应的第二编程区段的第二操作可以被重复执行预设次数，以及每当与第四输入区段对应的第二编程区段的第二操作被重复执行预设次数时，第二数据可以被储存在第二存储器件中的不同页中。
[0017]第一存储器件可以包括:用于储存多位数据的多个第一非易失性存储单元，其中第一数据为多位数据，并且被划分成第一 MSB数据和第一 LSB数据，其中高速缓冲存储器和第一输入/输出缓冲器同时以分开方式储存第一 MSB数据和第一 LSB数据，其中在第一输入区段和第二输入区段中的每个中，在高速缓冲存储器与第一输入/输出缓冲器之间传输第一 MSB数据并且随后传输第一 LSB数据，以及其中储存在第一输入/输出缓冲器中的第一MSB数据和第一 LSB数据在第一编程区段中被同时编程在多个第一非易失性存储单元中。
[0018]第二存储器件可以包括:用于储存多位数据的多个第二非易失性存储单元，其中第二数据为多位数据，并且被划分成第二 MSB数据和第二 LSB数据，其中高速缓冲存储器和第二输入/输出缓冲器同时以分开方式储存第二 MSB数据和第二 LSB数据，其中在第三输入区段和第四输入区段中的每个中，在高速缓冲存储器与第二输入/输出缓冲器之间传输第二 MSB数据并且随后传输第二 LSB数据，以及其中储存在第二输入/输出缓冲器中的第二MSB数据和第二 LSB数据在第二编程区段中被同时编程在多个第二非易失性存储单元中。
[0019]在另一个实施例中，存储系统的操作方法可以包括:当进入第一编程区段的第一独占区段时将第一数据第一储存在高速缓冲存储器中，以在第一编程区段中将第一数据编程至第一存储器件；通过将在第一储存中储存在高速缓冲存储器中的第一数据传送至第一存储器件的第一输入/输出缓冲器并储存在第一存储器件的第一输入/输出缓冲器中来第一释放高速缓冲存储器并离开第一独占区段；当进入第二编程区段的第二独占区段时将第二数据第二储存在高速缓冲存储器中，以在第二编程区段中将第二数据编程至第二存储器件，第二独占区段与第一独占区段不重叠；以及通过将在第二储存中储存在高速缓冲存储器中的第二数据传送至第二存储器件的第二输入/输出缓冲器并储存在第二存储器件的第二输入/输出缓冲器中来第二释放高速缓冲存储器并离开第二独占区段，其中高速缓冲存储器选择性地且暂时地储存要分别编程在第一存储器件和第二存储器件中的第一数据和第二数据。
[0020]存储系统的操作方法还可以包括:当第一编程区段的操作在第一释放之后被确定为失败时，通过重新进入第一独占区段来将通过第一释放而储存在第一输入/输出缓冲器中的第一数据第三储存在高速缓冲存储器中；通过将在第三储存中储存在高速缓冲存储器中的第一数据传送至第一输入/输出缓冲器并储存在第一输入/输出缓冲器中来第三释放高速缓冲存储器并离开第一独占区段；当第二编程区段的操作在第二释放之后被确定为失败时，通过重新进入第二独占区段来将通过第二释放而储存在第二输入/输出缓冲器中的第二数据第四储存在高速缓冲存储器中；以及通过将在第四储存中储存在高速缓冲存储器中的第二数据传送至第二输入/输出缓冲器并储存在第二输入/输出缓冲器中来第四释放高速缓冲存储器并离开第二独占区段。
[0021]第一释放和第三释放可以包括当将储存在高速缓冲存储器中的第一数据传送至第一输入/输出缓冲器并储存在第一输入/输出缓冲器中时加扰第一数据；以及第二释放和第四释放可以包括当将储存在高速缓冲存储器中的第二数据传送至第二输入/输出缓冲器并储存在第二输入/输出缓冲器中时加扰第二数据。
[0022]第三储存可以包括解扰第一数据，以及第四储存可以包括解扰第二数据。
[0023]通过第一释放而储存在第一输入/输出缓冲器中的第一数据可以通过第一编程区段的操作来储存在第一存储器件中的页集中，以及通过第三释放而储存在第一输入/输出缓冲器中的第一数据可以通过第一编程区段的操作来储存在第一存储器件中的与页集不同的页中。
[0024]通过第二释放而储存在第二输入/输出缓冲器中的第二数据可以通过第二编程区段的操作来储存在第二存储器件中的页集中，以及通过第四释放而储存在第二输入/输出缓冲器中的第二数据可以通过第二编程区段的操作来储存在第二存储器件中的与页集不同的页中。
[0025]存储系统的操作方法还包括:当第一编程区段的操作在第三释放之后被确定为失败时，第一重复第三储存和第三释放预设次数；以及当第二编程区段的操作在第四释放之后被确定为失败时，第二重复第四储存和第四释放预设次数。每当第一重复被重复执行预设次数时，第一数据可以被储存在第一存储器件的不同页中；以及每当第二重复被重复执行预设次数时，第二数据可以被储存在第二存储器件的不同页中。
[0026]当第一数据被划分成第一 MSB数据和第一 LSB数据时，在高速缓冲存储器与第一输入/输出缓冲器之间可以传输第一 MSB数据且可以随后传输第一 LSB数据，并且储存在第一输入/输出缓冲器中的第一 MSB数据和第一 LSB数据可以被同时编程在第一存储器件的核心区中，以及当第二数据被划分成第二 MSB数据和第二 LSB数据时，在高速缓冲存储器与第二输入/输出缓冲器之间可以传输第二 MSB数据且可以随后传输第二 LSB数据，以及储存在第二输入/输出缓冲器中的第二 MSB数据和第二 LSB数据可以被同时编程在第二存储器件的核心区中。
[0027]根据本技术，存储器件仅可以在编程操作区段的部分独占区段中独占地使用高速缓冲存储器，并且在其他区段中释放高速缓冲存储器。
[0028]因此，多个存储器件可以在共享使用一个高速缓冲存储器时正确执行编程操作。
[0029]此外，多个存储器件共享使用一个高速缓冲存储器，使得包括多个存储器件的存储系统可以显著减小其中所使用的高速缓冲存储器的容量。
【附图说明】
[0030]图1是示出根据实施例的包括存储系统的数据处理系统的示图。
[0031]图2是示出图1所示的存储系统中的存储器件的示图。
[0032]图3是示出根据实施例的存储器件中的存块的电路图。
[0033]图4至图11是图解地示出图2所示的存储器件的示图。
[0034]图12是用于示出根据本发明的一个实施例的存储系统的框图。
[0035]图13是用于解释根据本发明的一个实施例的图12所示的存储系统中的数据处理操作的时序图。
[0036]图14a至图14d是用于解释根据本发明的一个实施例的基于图12所示的存储系统的配置的数据处理操作的框图。
【具体实施方式】
[0037]以下将参照附图来更详细地描述各种实施例。然而，本发明可以以不同形式实施，并且不应被解释为局限于本文阐述的实施例。更确切地说，提供这些实施例，使得本公开彻底且完整，并且将本发明的范围完全传达给本领域技术人员。贯穿本公开，相同的附图标记在本发明的各种附图和实施例中指代相同的部分。
[0038]附图不必按比例绘制，在一些实例中，比例可能已经放大以便清楚地示出实施例的特征。当一个元件被称为连接或耦接至另一个元件时，应理解为前者能够直接连接或耦接至后者，或通过其间的中介元件电连接或耦接至后者。此外，当描述一个包括或具有一些元件时，应理解为其可以仅包括或具有这些元件，或者如果没有特定限制，则可以包括或具有其他元件以及这些元件。除非与此相反，否则单数形式的术语可以包括复数形式。
[0039]图1是示出根据本发明的一个实施例的包括存储系统中的数据处理系统的示出。
[0040]参照图1，数据处理系统100可以包括主机102和存储系统110。
[0041]例如，主机102可以包括便携式电子设备(诸如，移动电话、MP3播放器和膝上型计算机)或电子设备(诸如，台式计算机、游戏机、电视、投影机)。
[0042]存储系统110响应于来自主机102的请求来操作，尤其是，储存要由主机102存取的数据。换句话说，存储系统110可以用作主机102的主要存储器件或辅助存储器件。存储系统110可以根据要与主机102电耦接的其主机接口的协议用各种储存器件中的任意一种来实施。例如，存储系统110可以用各种储存器件(诸如，固态驱动器(SSD)、多媒体卡(MMC)、嵌入式 MMC(eMMC)、减小尺寸的 MMC (RS-MMC)、微型-MMC (micro-MMC)、安全数字(SD)卡、迷你SD(min1-SD)卡、微型SD(micro-SD)卡、通用串行总线(USB)储存器件、通用快闪储存(UFS)器件、紧凑型快闪(CF)卡、智能媒体(SM)卡、记忆棒等)中的任意一种来实施。
[0043]存储系统110可以用易失性存储器件(诸如，动态随机存取存储器(DRAM)和静态随机存取存储器(SRAM))或非易失性存储器件(诸如，只读存储器(R0M)、掩模型ROM (MROM)、可编程ROM (PROM)、可抹除可编程ROM (EPROM)、电可抹除可编程ROM (EEPROM)、铁电随机存取存储器(FRAM)、相变RAM (PRAM)、磁阻RAM (MRAM)以及电阻RAM (RRAM))来实施。
[0044]存储系统110包括存储器件150，其储存要由主机102存取的数据；以及控制器130，其控制存储器件150中的数据的储存。
[0045]控制器130和存储器件150可以集成在一个半导体器件中。例如，控制器130和存储器件150可以集成在一个半导体器件中并配置固态驱动器(SSD)。当存储系统110用作SSD时，可以显著提高与存储系统110电耦接的主机102的操作速度。
[0046]控制器130和存储器件150可以集成在一个半导体器件中并配置存储卡。例如，控制器130和存储器件150可以集成在一个半导体器件中并配置存储卡(诸如，个人计算机存储卡国际协会(PCMCIA)卡、紧凑型快闪(CF)卡、智能媒体(SM)卡、记忆棒、多媒体卡(MMC)、RS-MMC、micro-MMC、安全数字(SD)卡、min1-SD、micro-SD、SDHC、通用快闪储存(UFS)器件)ο
[0047]例如，存储系统110可以配置计算机、超移动PC(UMPC)、工作站、上网本、个人数字助理(PDA)、便携计算机、网络平板计算机、平板计算机、无线电话、移动电话、智能电话、电子书阅读器(e-book)、便携式多媒体播放器(PMP)、便携式游戏机、导航设备、黑盒子、数字相机、数字多媒体广播(DMB)播放器、三维(3D)电视、智能型电视、数字音频记录器、数字音频播放器、数字图像记录器、数字图像播放器、数字视频记录器、数字视频播放器、配置数据中心的储存器件、能够在无线环境下传输并发送信息的设备、配置家庭网络的各种电子设备中的一个、配置计算机网络的各种电子设备中的一个、配置远程通信网路的各种电子设备中的一个、RFID设备或配置计算系统的各种组成元件的一个。
[0048]存储系统110的存储器件150可以在电源中断时保持储存的数据，并且尤其是，在写入操作期间储存从主机102提供的数据，并在读取操作期间将储存的数据提供给主机102。存储器件150包括多个存储块152、154和156。存储块152、154和156中的每个包括多个页，每页包括多个存储单元(多个字线(WL，word line)电親接至该多个存储单元)。存储器件150可以是非易失性存储器件(例如，快闪存储器)。快闪存储器可以具有三维(3D)层叠结构。稍后将参照图2至图11来详细描述存储器件150的结构、存储器件150的三维(3D)层叠结构。
[0049]存储系统110的控制器130响应于来自主机102的请求来控制存储器件150。例如，控制器130将从存储器件150读取的数据提供给主机102，并且将从主机102提供的数据储存在存储器件150中。为了此目的，控制器130控制存储器件150的整体操作(诸如，读取操作、写入操作、编程操作以及抹除操作)。
[0050]详细地，控制器130包括主机接口单元132、处理器134、错误校正码(ECC)单元138、电源管理单元140、与非(NAND)快闪控制器142以及存储器144。
[0051]主机接口单元132处理从主机102提供的指令和数据，并且可以被配置为通过各种接口协议(诸如，通用串行总线(USB)、多媒体卡(MMC)、外围组件互连快速(PC1-E)、串行高级技术附件(SATA)、并行高级技术附件(PATA)、小型计算机系统接口(SCSI)、串行附加SCSI (SAS)、增强型小磁盘接口(ESDI)以及集成驱动电子设备(IDE))中的一种或更多种与主机102通信。
[0052]ECC单元138在读取操作期间检测并校正包括在从存储器件150读取的数据中的错误。即，在已经对从存储器件150读取的数据执行错误校正译码操作之后，ECC单元138可以判断错误校正译码操作是否成功，响应于判断结果来输出指示信号，以及基于由ECC编码过程产生的校验位来校正读取数据的错误位。当错误位的数量等于或大于可校正错误位的阈值数量时，ECC单元138不会校正错误位，并且可以输出错误校正失败信号。
[0053]ECC单元138可以基于编码调制(诸如，低密度奇偶检验(LDPC)码、博斯-查德胡里 _ 霍昆格母(BCH，Bose-Chaudhur1-Hocquenghem)码、turbo 码、里德-所罗门(RS，Reed-Solomon)码、卷积码、递归系统码(RSC，Recursive Systematic Code)、网格编码调制(TCM,Trellis-Coded Modulat1n)、分组编码调制(BCM,Block Coded Modulat1n)等)来执行错误校正操作。ECC单元138可以包括用于错误校正操作的所有电路、系统或设备。
[0054]NFC 142用作控制器130与存储器件150之间的存储接口以允许控制器130响应于来自主机102的请求来控制存储器件150。当存储器件150是快闪存储器时，尤其是当存储器件150是NAND快闪存储器时，NFC 142在处理器134的控制下产生用于存储器件150的控制信号并处理用于存储器件150的数据。
[0055]存储器144用作存储系统110和控制器130的工作存储器，并且储存用于驱动存储系统110和控制器130的数据。控制器130响应于来自主机102的请求来控制存储器件150。例如，控制器130将从存储器件150读取的数据提供给主机102，并且将从主机102提供的数据储存在存储器件150中。为了此目的，控制器130控制存储器件150的操作(诸如，读取操作、写入操作、编程操作以及抹除操作)，并且存储器144储存允许这些操作所需要的数据。
[0056]存储器144可以用易失性存储器来实施。例如，存储器144可以用静态随机存取存储器(SRAM)或动态随机存取存储器(DRAM)来实施。如上所述，存储器144储存执行主机102与存储器件150之间的读取操作和写入操作所需要的数据。为了储存数据，存储器144包括程序存储器、数据存储器、写入缓冲器、读取缓冲器、映射缓冲器等。
[0057]处理器134控制存储系统110的一般操作，并且响应于来自主机102的写入请求或读取请求来控制针对存储器件150的写入操作或读取操作。处理器134驱动固件(其被称为闪存转换层(FTL))来控制存储系统110的一般操作。处理器134可以用微处理器或中央处理单元(CPU)来实现。
[0058]用于执行存储器件150的“坏管理”(例如，坏块管理)的管理单元(未示出)包括在处理器134中。管理单元检查包括在存储器件150中的多个存储块，找出坏的(处于不符合进一步使用的条件的)存储块并执行坏块管理。当存储器件150是快闪存储器(例如，NAND快闪存储器)时，由于NAND逻辑函数的特性，在写入操作期间(例如，在编程操作期间)可能发生编程故障。“坏块管理”是用于处理其中已经发生编程故障的(就像坏的)存储块的操作以及将未编程的数据编程在新存储块中的操作。此后，将参照图2至图11来详细描述根据实施例的存储系统中的存储器件。
[0059]图2是示出图1所示的存储系统110中的存储器件150的示图。
[0060]参照图2，存储器件150包括多个存储块(例如，第零存储块(BLKO) 210、第一存储块(BLKl) 220、第二存储块(BLK2) 230 以及第 N-1 存储块(BLKN-1) 240) 0 存储块 210、220、230和240中的每个包括多个页(例如，21女量的页(2mPAGES))。虽然示出多个存储块中的每个包括21女量的页，但是要注意的是，每个存储块可以包括M数量(或任何数量)的页。每个页包括多个存储单元(多个字线(WL)电耦接至该多个存储单元)。
[0061]而且，存储器件150可以包括多个存储块，如根据每个存储单元中可以储存的位数的单级单元(SLC)存储块和多级单元(MLC)存储块。SLC存储块包括用每个能够储存I位数据的存储单元实施的多个页，并且可以具有高数据计算性能以及优异的耐久性。MLC存储块包括用每个能够储存多位数据(例如，两位或多位数据)的存储单元实施的多个页，并且可以具有比SLC存储块大的数据储存空间，8卩，可以是高度集成的。包括用每个能够储存3位数据的存储单元实施的多个页的MLC存储块可以被定义为三级储存单元(TLC)存储块。
[0062]存储块210、220、230和240中的每个可以在写入操作期间储存从图1的主机102提供的数据，并且在读取操作期间将储存的数据提供给主机102。
[0063]图3是示出根据本发明的一个实施例的存储器件中的存储块的电路图。
[0064]参照图3，存储器件300的存储块330可以包括分别电耦接至位线BLO至BLm-1的多个单元串340。每列的单元串340可以包括至少一个漏极选择晶体管DST以及至少一个源极选择晶体管SST。多个存储单元或多个存储单元晶体管MCO至MCn-1可以串联电耦接在选择晶体管DST与SST之间。各个存储单元MCO至MCn-1可以被配置为多级单元(MLC)，每个多级单元(MLC)储存多位的数据信息。单元串340可以分别电耦接至对应的位线BLO至BLm-1。作为参考，在图3中，‘DSL’指示漏极选择线，‘SSL’指示源极选择线，以及‘CSL’指示公共源极线。
[0065]虽然作为示例，图3示出包括NAND快闪存储单元的存储块330，但是要注意的是，根据实施例的存储器件300的存储块330并不局限于NAND快闪存储器，并且可以实现为NOR快闪存储器、在其中组合至少两种存储单元的混合式快闪存储器，或在其中控制器构建在存储芯片中的单一 NAND快闪存储器(one-NAND flash memory)。半导体器件的操作特性不仅适用于快闪存储器件(在其中电荷储存层通过导电浮栅来配置)，还适用于电荷撷取快闪存储器(CTF，charge trap flash)(在其中电荷储存层通过介电层来配置)。
[0066]存储器件300的电压供应块310可以基于操作模式来将字线电压(例如，编程电压、读取电压以及通过电压)提供给相应的字线，并且可以提供电压给主体(bulk)(例如，在其中形成存储单元的阱区)。电压供应块310可以在控制电路(未显示)的控制下执行电压发生操作。电压供应块310可以产生多个可变读取电压以产生多个读取数据，在控制电路的控制下选择存储单元阵列的存储块或扇区中的一个，选择选定存储块的字线中的一个，以及将字线电压提供给选定字线和未选定字线。
[0067]存储器件300的读/写电路320由控制电路控制，并且可以基于操作模式来用作感测放大器或写入驱动器。例如，在验证操作或读取操作期间，读/写电路320可以用作感测放大器，以用于从存储单元阵列读取数据。而且，在编程操作期间，读/写电路320可以用作写入驱动器，该写入驱动器基于要储存在存储单元阵列中的数据来驱动位线。读/写电路320可以在编程操作期间从缓冲器(未示出)接收要写入存储单元阵列中的数据，并且可以基于输入数据来驱动位线。为了此目的，读/写电路320可以包括分别与列(或位线)或列对(或位线对)对应的多个页缓冲器322、324和326，并且在页缓冲器322、324和326中的每个中可以包括多个锁存器(未示出)。
[0068]在下文，当存储器件150用三维(3D)非易失性存储器件实施时，将参照图4至图11来对根据实施例的存储系统中的存储器件150进行详细描述。
[0069]图4是示出图2所示的存储器件150的存储块BLKO至BLKN-1的框图。
[0070]参照图4，存储器件150可以包括多个存储块BLKO至BLKN-1，并且存储块BLKO至BLKN-1中的每个可以以三维(3D)结构或垂直结构来实现。存储单元BLKO至BLKN-1中的每个可以包括沿第一方向至第三方向(即，X轴方向、y轴方向和z轴方向)延伸的结构。
[0071]存储块BLKO至BLKN-1中的每个可以包括沿第二方向延伸的多个NAND串NS。多个NAND串NS可以沿第一方向和第三方向布置。每个NAND串NS可以电耦接至位线BL、至少一个源极选择线SSL、至少一个接地选择线GSL、多个字线WL、至少一个虚设字线DWL以及公共源极线CSL。S卩，存储块BLKO至BLKN-1中的每个可以电耦接至多个位线BL、多个源极选择线SSL、多个接地选择线GSL、多个字线WL、多个虚设字线DWL以及多个公共源极线CSL0
[0072]图5是图4中示出的存储块BLKO至BLKN-1中的一个的透视图。图6是沿着图5中示出的存储块BLKi的线1-1’截取的剖面图。
[0073]参照图5和图6，存储器件150的存储块BLKi可以包括沿第一方向至第三方向延伸的结构。
[0074]可以提供衬底5111，衬底5111可以包括掺杂第一类型杂质的硅材料，例如，衬底5111可以包括掺杂P型杂质的硅材料或者可以P型阱(例如，袋型(Pocket)P阱)，并且包括围绕P型阱的η型阱。虽然在实施例中描述了衬底5111为P型硅，但是要注意的是，衬底5111不局限于P型娃。
[0075]沿第一方向延伸的多个掺杂区5311至5314可以提供在衬底5111之上。多个掺杂区5311至5314可以包含与衬底5111不同的第二类型杂质。多个掺杂区5311至5314可以掺杂η型杂质。虽然在实施例中描述了第一掺杂区5311至第四掺杂区5314为η型，但是要注意的是，第一掺杂区5311至第四掺杂区5314不局限于η型。
[0076]在衬底5111之上的第一掺杂区5311与第二掺杂区5312之间的区域中，可以沿第二方向顺序地提供沿第一方向延伸的多个介电材料5112。多个介电材料5112与衬底5111可以在第二方向上彼此间隔预定距离。多个介电材料5112可以在第二方向上彼此间隔预定距离。介电材料5112可以包括介电材料(诸如，氧化硅)。
[0077]在衬底5111之上的第一掺杂区5311与第二掺杂区5312之间的区域中，可以提供沿第一方向顺序地布置并且沿第二方向穿过介电材料5112的多个柱体5113。多个柱体5113可以通过介电材料5112，并且可以与衬底5111电耦接。每个柱体5113可以由多种材料配置。每个柱体5113的表面层5114可以包括掺杂第一类型杂质的硅材料。每个柱体5113的表面层5114可以包括掺杂与衬底5111相同类型杂质的硅材料。虽然在实施例中描述了每个柱体5113的表面层5114包括P型硅，但是要注意的是，每个柱体5113的表面层5114不局限于P型娃。
[0078]每个柱体5113的内层5115可以由介电材料形成。每个柱体5113的内层5115可以由介电材料(诸如，氧化硅)填充。
[0079]在第一掺杂区5311与第二掺杂区5312之间的区域中，可以沿着介电材料5112、柱体5113以及衬底5111的暴露表面来提供介电层5116。介电层5116的厚度可以小于介电材料5112之间距离的一半。换句话说，可以在(i)提供在介电材料5112的第一介电材料的底表面之上的介电层5116与(ii)提供在介电材料5112的第二介电材料的顶表面之上的介电层5116之间，提供要布置除介电材料5112与介电层5116以外的材料的区域。介电材料5112位于第一介电材料之下。
[0080]在第一掺杂区5311和第二掺杂区5312之间的区域中，导电材料5211至5291可以提供在介电层5116的暴露表面之上。例如，沿第一方向延伸的导电材料5211可以提供在衬底5111和与衬底5111相邻的介电材料5112之间。尤其是，导电材料5211可以提供在
(i)布置在衬底5111之上的介电层5116与(ii)布置在与衬底5111相邻的介电材料5112的底表面之上的介电层5116之间。
[0081]例如，沿第一方向延伸的导电材料5221至5281可以提供在⑴布置在介电材料5112的特定介电材料的顶表面之上的介电层5116与(ii)布置在介电材料5112的另一介电材料(其布置在特定介电材料5112之上)的底表面之上的介电层5116之间。沿第一方向延伸的导电材料5291可以提供在最上面的介电材料5112之上。导电材料5211至5291可以为金属材料。例如，导电材料5211至5291可以为多晶硅。
[0082]在第二掺杂区5312与第三掺杂区5313之间的区域中，可以提供与第一掺杂区5311和第二掺杂区5312之间的结构相同的结构。例如，在第二掺杂区5312与第三掺杂区5313之间的区域中，可以提供沿第一方向延伸的多个介电材料5112、沿第一方向顺序地安置并且沿第二方向穿过多个介电材料5112的多个柱体5113、提供在多个介电材料5112与多个柱体5113的暴露表面之上的介电层5116以及沿第一方向延伸的多个导电材料5212至 5292。
[0083]在第三掺杂区5313与第四掺杂区5314之间的区域中，可以提供与第一掺杂区5311和第二掺杂区5312之间的结构相同的结构。例如，在第三掺杂区5313与第四掺杂区5314之间的区域中，可以提供沿第一方向延伸的多个介电材料5112、沿第一方向顺序地安置并且沿第二方向穿过多个介电材料5112的多个柱体5113、提供在多个介电材料5112与多个柱体5113的暴露表面之上的介电层5116以及沿第一方向延伸的多个导电材料5213至 5293。
[0084]漏极5320可以分别提供在多个柱体5113之上。漏极5320可以为掺杂第二类型杂质的硅材料。漏极5320可以为掺杂η型杂质的硅材料。虽然描述了漏极5320包括η型娃，但是要注意的是，漏极5320不局限于η型娃。每个漏极5320的宽度可以大于每个对应柱体5113的宽度。例如，每个漏极5320可以以焊盘形状提供在每个对应柱体5113的顶表面之上。
[0085]沿第三方向延伸的导电材料5331至5333可以提供在漏极5320之上。导电材料5331至5333可以沿第一方向顺序地布置。导电材料5331至5333可以与对应区域的漏极5320电耦接。漏极5320和导电材料5331至5333可以通过接触插塞彼此电耦接。导电材料5331至5333可以为金属材料。例如，导电材料5331至5333可以为多晶硅材料。
[0086]在图5和图6中，相应的柱体5113可以与介电层5116以及沿第一方向延伸的导电材料5211至5291、5212至5292以及5213至5293 —起形成串。例如，相应的柱体5113可以与介电层5116以及沿第一方向延伸的导电材料5211至5291、5212至5292以及5213至5293 —起形成NAND串NS。每个NAND串NS可以包括多个晶体管结构TS。
[0087]图7是图6中示出的晶体管结构TS的剖面图。
[0088]参照图7，在图6中不出的晶体管结构TS中，介电层5116可以包括第一子介电层至第三子介电层5117、5118和5119。
[0089]柱体5113中的每个中的P型硅的表面层5114可以用作本体。与柱体5113相邻的第一子介电层5117可以用作隧道介电层，并且可以包括热氧化层。
[0090]第二子介电层5118可以用作电荷储存/俘获层。例如，第二子介电层5118可以用作电荷捕获层，并且可以包括氮化物层或金属氧化物层(诸如，氧化铝层、氧化铪层等)。
[0091]与导电材料5233相邻的第三子介电层5119可以用作阻挡介电层。例如，与沿第一方向延伸的导电材料5233相邻的第三子介电层5119可以形成为单层或多层。第三子介电层5119可以为高k介电层(诸如，氧化铝层、氧化铪层等)，其具有比第一子介电层5117和第二子介电层5118大的介电常数。
[0092]导电材料5233可以用作栅极或控制栅。即，栅极或控制栅5233、阻挡介电层5119、电荷储存层5118、隧道介电层5117以及本体5114可以形成晶体管或存储单元晶体管结构。例如，第一子介电层5117至第三子介电层5119可以形成氧化物-氮化物-氧化物(ONO)结构。在实施例中，为了简化解释，每个柱体5113中的P型硅的表面层5114将被称为第二方向上的本体。
[0093]存储块BLKi可以包括多个柱体5113。S卩，存储块BLKi可以包括多个NAND串NS。详细地，存储块BLKi可以包括沿第二方向或与衬底5111垂直的方向延伸的多个NAND串NS0
[0094]每个NAND串NS可以包括沿第二方向布置的多个晶体管结构TS。每个NAND串NS的多个晶体管结构TS中的至少一个可以用作源极选择晶体管SST。每个NAND串NS的多个晶体管结构TS中的至少一个可以用作接地选择晶体管GST。
[0095]栅极或控制栅可以对应于沿第一方向延伸的导电材料5211至5291、5212至5292以及5213至5293。换句话说，栅极或控制栅可以沿第一方向延伸，并形成字线WL以及至少两个选择线(例如，至少一个源极选择线SSL以及至少一个接地选择线GSL)。
[0096]沿第三方向延伸的导电材料5331至5333可以电耦接至NAND串NS的一端。例如，导电材料5331至5333可以用作位线BL。S卩，在一个存储块BLKi中，多个NAND串NS可以电親接至一个位线BL。
[0097]沿第一方向延伸的第二类型掺杂区5311至5314可以被提供至NAND串NS的另一端。第二类型掺杂区5311至5314可以用作公共源极线CSL。
[0098]S卩，存储块BLKi包括沿与衬底5111垂直的方向(例如，第二方向)延伸的多个NAND串NS，并且可以用作例如电荷捕获型存储器的NAND快闪存储块，在该NAND快闪存储块中，多个NAND串NS电耦接至一个位线BL。
[0099]虽然在图5至图7中示出沿第一方向延伸的导电材料5211至5291、5212至5292和5213至5293提供在9层中，但是要注意的是，导电材料5211至5291、5212至5292和5213至5293并不局限于具有9层。例如，沿第一方向延伸的导电材料可以具有8层、16层或任意多个层。换句话说，在一个NAND串NS中，可以存在任何数量的晶体管。
[0100]虽然在图5至图7中示出3个NAND串NS电耦接至一个位线BL，但是要注意的是，实施例并不局限于具有电耦接至一个位线BL的3个NAND串NS。例如，在存储块BLKi中，m个NAND串NS可以电耦接至一个位线BL，其中m为正整数。根据电耦接至一个位线BL的NAND串NS的数量，也可以控制沿第一方向延伸的导电材料5211至5291、5212至5292和5213至5293的数量以及公共源极线5311至5314的数量。
[0101]此外，虽然在图5至图7中示出3个NAND串NS电耦接至沿第一方向延伸的一个导电材料，但是要注意的是，实施例并不局限于具有电耦接至沿第一方向延伸的一个导电材料的3个NAND串NS。例如，η个NAND串NS可以电耦接至沿第一方向延伸的一个导电材料，其中η为正整数。根据电耦接至沿第一方向延伸的一个导电材料的NAND串NS数量，也可以控制位线5331至5333的数量。
[0102]图8是示出参照图5至图7描述的具有第一结构的存储块BLKi的等效电路图。
[0103]参照图8，在具有第一结构的特定块BLKi中，NAND串NSll至NS31可以提供在第一位线BLl与公共源极线CSL之间。第一位线BLl可以对应于沿第三方向延伸的图5和图6的导电材料5331。NAND串NS12至NS32可以提供在第二位线BL2与公共源极线CSL之间。第二位线BL2可以对应于沿第三方向延伸的图5和图6的导电材料5332。NAND串NS13至NS33可以提供在第三位线BL3与公共源极线CSL之间。第三位线BL3可以对应于沿第三方向延伸的图5和图6的导电材料5333。
[0104]每个NAND串NS的源极选择晶体管SST可以电耦接至对应的位线BL。每个NAND串NS的接地选择晶体管GST可以电耦接至公共源极线CSL。存储单元MC可以提供在每个NAND串NS的源极选择晶体管SST与接地选择晶体管GST之间。
[0105]在实施例中，为了简化解释，NAND串NS可以基于行和列来定义，并且共同电耦接至一个位线的NAND串NS可以形成一列。例如，电耦接至第一位线BLl的NAND串NSll至NS31可以对应于第一列，电耦接至第二位线BL2的NAND串NS12至NS32可以对应于第二列，以及电耦接至第三位线BL3的NAND串NS13至NS33可以对应于第三列。电耦接至一个源极选择线SSL的NAND串NS可以形成一行。例如，电耦接至第一源极选择线SSLl的NAND串NSll至NS13可以形成第一行，电耦接至第二源极选择线SSL2的NAND串NS21至NS23可以形成第二行，以及电耦接至第三源极选择线SSL3的NAND串NS31至NS33可以形成第二行O
[0106]在每个NAND串NS中，当从衬底5111测量时，存储单元的高度可以随着存储单元更靠近源极选择晶体管SST而增加。例如，在每个NAND串NS中，与源极选择晶体管SST相邻的存储单元MC6的高度为7，而与接地选择晶体管GST相邻的存储单元MCl的高度为I。
[0107]相同行中的NAND串NS的源极选择晶体管SST可以共享源极选择线SSL。不同行中的NAND串NS的源极选择晶体管SST可以分别电耦接至不同的源极选择线SSLUSSL2和SSL3。
[0108]在相同行中的NAND串NS中处于相同高度的存储单元可以共享字线WL。S卩，在相同高度处，电耦接至不同行中的NAND串NS的存储单元MC的字线WL可以被电耦接。在相同行的NAND串NS中处于相同高度的虚设存储单元DMC可以共享虚设字线DWL。S卩，在相同高度处，电耦接至不同行中的NAND串NS的虚设存储单元DMC的虚设字线DWL可以被电耦接。
[0109]例如，位于相同高度处的字线WL或虚设字线DWL可以在提供沿第一方向延伸的导电材料5211至5291、5212至5292以及5213至5293的层处电耦接。例如，导电材料层5211至5291、5212至5292和5213至5293可以通过触点(contact)来电耦接至上层。在上层处，导电材料5211至5291、5212至5292和5213至5293可以被电耦接。换句话说，相同行中的NAND串NS的接地选择晶体管GST可以共享接地选择线GSL。此外，不同行中的NAND串NS的接地选择晶体管GST可以共享接地选择线GSL。BP, NAND串NSll至NS13、NS21至NS23以及NS31至NS33可以电耦接至接地选择线GSL。
[0110]公共源极线CSL可以电耦接至NAND串NS。例如，在衬底5111之上的有源区之上，第一掺杂区5311至第四掺杂区5314可以被电耦接。例如，第一掺杂区5311至第四掺杂区5314可以通过触点来电耦接至上层，并且在上层处，第一掺杂区5311至第四掺杂区5314可以被电耦接。
[0111]S卩，如图8中所示，相同高度的字线WL可以被电耦接。因此，当特定高度处的特定字线WL被选择时，电耦接至该特定字线WL的所有NAND串NS可以被选择。不同行中的NAND串NS可以电耦接至不同的源极选择线SSL。因此，在电耦接至相同字线WL的NAND串NS之中，通过选择源极选择线SSLl至SSL3中的一个，未选定行中的NAND串NS可以与位线BLl至BL3电绝缘。换句话说，通过选择源极选择线SSLl至SSL3中的一个，可以选择一行NAND串NS。此外，通过选择位线BLl至BL3中的一个，可以以列为单位选择选定行中的NAND 串 NS。
[0112]在每个NAND串NS中，可以提供虚设存储单元DMC。在8图中，虚设存储单元DMC提供在每个NAND串NS中的第三存储单元MC3与第四存储单元MC4之间。S卩，第一存储单元MCl至第三存储单元MC3可以提供在虚设存储单元DMC与接地选择晶体管GST之间。第四存储单元MC4至第六存储单元MC6可以提供在虚设存储单元DMC与源极选择晶体管SST之间。每个NAND串NS的存储单元MC可以通过虚设存储单元DMC来划分成存储单元组。在划分的存储单元组中，与接地选择晶体管GST相邻的存储单元(例如，MCl至MC3)可以被称为下存储单元组，而与源极选择晶体管SST相邻的存储单元(例如，MC4至MC6)可以被称为上存储单元组。
[0113]在下文，当根据实施例的存储系统中的存储器件用与第一结构不同的第二结构的三维(3D)非易失性存储器件实施时，将参照图9至图11来进行详细描述。
[0114]图9是示出根据实施例的用三维(3D)非易失性存储器件实施的存储器件的透视图，该存储器件具有与上面参照图5至图8描述的第一结构不同的第二结构。图9示出图4的多个存储块中的具有第二结构的特定存储块BLKj，以及图10是示出特定存储块BLKj并沿着图9的线VI1-Vir截取的剖面图。
[0115]参照图9和图10，图1的存储器件150的多个存储块之中的特定存储块BLKj可以包括沿第一方向至第三方向延伸的结构。
[0116]可以提供衬底6311，例如，衬底6311可以包括掺杂第一类型杂质的硅材料。例如，衬底6311可以包括掺杂P型杂质的硅材料或者可以是P型阱(例如，袋型P阱)，并且包括围绕P型阱的η型阱。虽然为了简化解释，在实施例中描述了衬底6311为P型硅，但是要注意的是，衬底6311并不局限于P型硅。
[0117]沿X轴方向和Y轴方向延伸的第一导电材料6321至第四导电材料6324提供在衬底6311之上。第一导电材料6321至第四导电材料6324在Z方向上间隔预定距离。
[0118]沿X轴方向和Y轴方向延伸的第五导电材料6325至第八导电材料6328提供在衬底6311之上。第五导电材料6325至第八导电材料6328在Z轴方向上间隔预定距离。第五导电材料6325至第八导电材料6328在Y轴方向上与第一导电材料6321至第四导电材料6324分离。
[0119]提供穿过第一导电材料6321至第四导电材料6324的多个下柱体DP。每个下柱体DP沿Z轴方向延伸。另外，提供穿过第五导电材料6325至第八导电材料6328的多个上柱体UP。每个上柱体UP沿Z轴方向延伸。
[0120]下柱体DP和上柱体UP中的每个包括内部材料6361、中间层6362以及表面层6363。中间层6362用作单元晶体管的沟道。表面层6363包括阻挡介电层、电荷储存层以及隧道介电层。
[0121]下柱体DP和上柱体UP通过管道栅极PG电耦接。管道栅极PG可以布置在衬底6311中。例如，管道栅极PG可以包括与下柱体DP和上柱体UP相同的材料。
[0122]沿X轴方向与Y轴方向延伸的第二类型的掺杂材料6312提供在下柱体DP之上。例如，第二类型的掺杂材料6312可以包括η型硅材料。第二类型的掺杂材料6312用作公共源极线CSL。
[0123]漏极6340提供在上柱体之上。例如，漏极6340可以包括η型硅材料。沿Y轴方向延伸的第一上导电材料6351和第二上导电材料6352提供在漏极6340之上。
[0124]第一上导电材料6351和第二上导电材料6352在X轴方向上分离。例如，第一上导电材料6351和第二上导电材料6352可以由金属形成。例如，第一上导电材料6351和第二上导电材料6352与漏极6340可以通过接触插塞而彼此电耦接。第一上导电材料6351和第二上导电材料6352分别用作第一位线BLl和第二位线BL2。
[0125]第一导电材料6321用作源极选择线SSL，第二导电材料6322用作第一虚设字线DffLl，以及第三导电材料6323和第四导电材料6324分别用作第一主字线MffLl和第二主字线MWL2。第五导电材料6325和第六导电材料6326分别用作第三主字线MWL3和第四主字线MWL4，第七导电材料6327用作第二虚设字线DWL2，以及第八导电材料6328用作漏极选择线DSL。
[0126]下柱体DP以及与下柱体DP相邻的第一导电材料6321至第四导电材料6324形成下串。上柱体UP以及与上柱体UP相邻的第五导电材料6325至第八导电材料6328形成上串。下串和上串可以通过管道栅极PG而电耦接。下串的一端可以电耦接至用作公共源极线CSL的第二类型的掺杂材料6312。上串的一端通过漏极6340电耦接至对应的位线。一个下串和一个上串形成一个单元串，该单元串电耦接在用作公共源极线CSL的第二类型的掺杂材料6312与用作位线BL的上导电材料6351和6352中的对应一个之间。
[0127]S卩，下串包括源极选择晶体管SST、第一虚设存储单元DMCl以及第一主存储单元MMCl和第二主存储单元MMC2。上串包括第三主存储单元MMC3和第四主存储单元MMC4、第二虚设存储单元DMC2以及漏极选择晶体管DST。
[0128]在图9和图10中，上串和下串可以形成NAND串NS，以及NAND串NS可以包括多个晶体管结构TS。因为上面参照图7详细描述了图9和图10中的NAND串NS中包括的晶体管结构，所以在此省略其详细说明。
[0129]图11是示出如上参照图9和图10描述的具有第二结构的存储块BLKj的等效电路图。为了简化解释，仅示出在特定存储块BLKj中形成一对的第一串和第二串。
[0130]参照图11，在如上参照图9和图10描述的、存储器件150的多个块之中的、具有第二结构的特定存储块BLKj中，可以成对地提供单元串，每个单元串用通过管道栅极PG而电耦接的一个上串和一个下串来实施。
[0131]S卩，在具有第二结构的特定存储块BLKj中，例如，沿着第一沟道CHl (未示出)层叠的存储单元CGO至CG31、至少一个源极选择栅极SSGl和至少一个漏极选择栅极DSGl可以形成第一串ST1，并且例如，沿着第二沟道CH2(未示出)层叠的存储单元CGO至CG31、至少一个源极选择栅极SSG2和至少一个漏极选择栅极DSG2可以形成第二串ST2。
[0132]第一串STl和第二串ST2电耦接至相同的漏极选择线DSL以及相同的源极选择线SSL0第一串STl电耦接至第一位线BL1，并且第二串ST2电耦接至第二位线BL2。
[0133]虽然在图11中描述了第一串STl和第二串ST2电耦接至相同的漏极选择线DSL以及相同的源极选择线SSL，但是第一串STl和第二串ST2可以电耦接至相同的源极选择线SSL以及相同的位线BL，并且第一串STl电耦接至第一漏极选择线DSLl以及第二串ST2电耦接至第二漏极选择线DSL2，或者可以想像到第一串STl和第二串ST2电耦接至相同的漏极选择线DSL以及相同的位线BL，并且第一串STl电耦接至第一源极选择线SSLl以及第二串ST2电耦接至第二源极选择线SSL2。在下文，将更详细地描述根据本发明的实施例的存储系统中的存储器件的数据处理(即，数据编程操作)。
[0134]图12是示出根据本发明的实施例的存储系统的框图。
[0135]图13是用于解释根据本发明的实施例的图12所示的存储系统中的数据处理操作的时序图。
[0136]图14a至图14d是用于解释根据本发明的实施例的基于图12所示的存储系统的配置的数据处理操作的框图。
[0137]参照图12，根据本发明的实施例的存储系统包括第一存储器件10、第二存储器件20、数据校正单元40以及高速缓冲存储器30。第一存储器件10包括第一单元阵列12和第一输入/输出缓冲器14。第二存储器件20包括第二单元阵列22和第二输入/输出缓冲器24。
[0138]第一存储器件10和第二存储器件20中的每个指示图1中示出的存储系统的元件的存储器件150。图12示出包括两个存储器件10和20 ;然而，这仅用于说明的目的，并且实际上，可以包括较大数量的存储器件。因此，能够理解的是，根据本发明的实施例的图12中示出的存储系统是包括至少两个如图1中示出的存储器件150(10和20)的存储系统。
[0139]详细地，第一单元阵列12包括多个单元(未示出)，用于以阵列形式储存第一存储器件10的第一数据DATA1。例如，当第一存储器件10为如图2至图11所示的非易失性存储器件(诸如，NAND快闪存储器件或NOR快闪存储器件)时，多个单元(未示出)中的每个可以为单级单元(SLC)或多级单元(MLC)。S卩，第一数据DATAl可以为I位数据或两位或更多位的数据。
[0140]第一输入/输出缓冲器14缓冲输入/输出在第一存储器件10中的第一数据DATAl0例如，当第一存储器件10如图2至图11中所示为非易失性存储器件(诸如，NAND快闪存储器件或NOR快闪存储器件)时，第一输入/输出缓冲器14可以为页缓冲器(PB)。
[0141]第二单元阵列22包括多个单元(未示出)，用于以阵列形式储存第二存储器件20的第二数据DATA2。例如，当第二存储器件20为如图2至图11所示的非易失性存储器件(诸如，NAND快闪存储器件或NOR快闪存储器件)时，多个单元(未示出)中的每个可以为单级单元(SLC)或多级单元(MLC)。S卩，第二数据DATA2可以为I位数据或两位或更多位的数据。当然，第一数据DATAl和第二数据DATA2可以为具有相同位数的数据。
[0142]第二输入/输出缓冲器24缓冲输入/输出在第二存储器件20中的第二数据DATA2。例如，当第二存储器件20为如图2至图11所示的非易失性存储器件(诸如，NAND快闪存储器件或NOR快闪存储器件)时，第二输入/输出缓冲器24可以为页缓冲器(PB)。
[0143]高速缓冲存储器30选择性地且暂时地储存在主机HOST与第一输入/输出缓冲器14和第二输入/输出缓冲器24之间传送的第一数据DATAl和第二数据DATA2。S卩，在第一数据DATAl在主机HOST与第一输入/输出缓冲器14之间传送的操作区段中，第一数据DATAl被储存在高速缓冲存储器30中，以及在第二数据DATA2在主机HOST与第二输入/输出缓冲器24之间传送的操作区段中，第二数据DATA2被储存在高速缓冲存储器30中。在这种情况下，高速缓冲存储器30可以选择并储存第一数据DATAl和第二数据DATA2中的任意一个，并且高速缓冲存储器30不会同时储存第一数据DATAl和第二数据DATA2。S卩，第一存储器件10和第二存储器件20共享使用高速缓冲存储器30。
[0144]高速缓冲存储器30指示图1中示出的存储系统的元件的控制器130中包括的存储器144。差别在于存储器件150独占使用图1的存储系统中的存储器144，但是两存储器件10和20共享在图12的存储系统中使用的高速缓冲存储器30。
[0145]如上所述，针对第一存储器件10和第二存储器件20共享高速缓冲存储器30，在本发明实施例中存在以下限制。
[0146]参照图12和图13，仅在第一编程区段PR0GRAM1 (在其中，第一数据DATAl被储存在第一存储器件10中)的第一独占区段M0N01中，第一数据DATAl被储存在高速缓冲存储器30中。S卩，第一存储器件10在第一编程区段中不独占地使用高速缓冲存储器30，而仅在第一独占区段M0N01中独占地使用高速缓冲存储器30，第一独占区段M0N01小于第一编程区段 PR0GRAM1。
[0147]此外，仅在第二编程区段PR0GRAM2 (在其中，第二数据DATA2被储存在第二存储器件20中)的第二独占区段M0N02中，第二数据DATA2被储存在高速缓冲存储器30中。SP，第二存储器件20在第二编程区段PR0GRAM2中不独占地使用高速缓冲存储器30，而仅在第二独占区段M0N02中独占地使用高速缓冲存储器30，第二独占区段M0N02小于第二编程区段PR0GRAM2。
[0148]第一独占区段M0N01和第二独占区段M0N02被设置为彼此不重叠。
[0149]如上所述，当第一存储器件10仅在第一独占区段M0N01中使用高速缓冲存储器30，并且第二存储器件20仅在第二独占区段M0N02中使用高速缓冲存储器30，并且第一独占区段M0N01和第二独占区段M0N02被设置为彼此不重叠时，即使在其中第一编程区段PR0GRAM1和第二编程区段PR0GRAM2彼此重叠的区段中，第一存储器件10和第二存储器件20也可以共享使用高速缓冲存储器30而没有任何问题。
[0150]第一独占区段M0N01包括以下两个区段。
[0151]第一区段为第一输入区段IN1，其从当第一数据DATAl已经从主机HOST输入至高速缓冲存储器30并储存在高速缓冲存储器30中，以便执行第一编程区段PR0GRAM1的操作时，直到第一数据DATAl传送至第一输入/输出缓冲器14并储存在第一输入/输出缓冲器14中。
[0152]第二区段为第二输入区段IN2，其从当储存在第一输入/输出缓冲器14中的第一数据DATAl已经输出至高速缓冲存储器30并储存在高速缓冲存储器30中时，直到第一数据DATAl传送至第一输入/输出缓冲器14并储存在第一输入/输出缓冲器14中，以便当第一编程区段PR0GRAM1的操作在第一输入区段INl之后被确定为‘失败’时再次执行第一编程区段PR0GRAM1的操作。
[0153]第二独占区段M0N02包括以下两个区段。
[0154]第一区段为第三输入区段IN3，其从当第二数据DATA2已经从主机HOST输入至高速缓冲存储器30并储存在高速缓冲存储器30中，以便执行第二编程区段PR0GRAM2的操作时，直到第二数据DATA2传送至第二输入/输出缓冲器24并储存在第二输入/输出缓冲器24中。
[0155]第二区段为第四输入区段IN4，其从当储存在第二输入/输出缓冲器24中的第二数据DATA2已经输出至高速缓冲存储器30并储存在高速缓冲存储器30中，直到第二数据DATA2传送至第二输入/输出缓冲器24并储存在第二输入/输出缓冲器24中，以便当第二编程区段PR0GRAM2的操作在第三输入区段IN3之后被确定为‘失败’时再次执行第二编程区段PR0GRAM2的操作。
[0156]如上所述，能够理解的是，第一独占区段M0N01仅占用第一编程区段PR0GRAM1的部份区段，该部分区段对应于直到第一数据DATAl从高速缓冲存储器30传送至第一输入/输出缓冲器14的时间。例如，当第一存储器件10为如图2至图11所示的非易失性存储器件(诸如，NAND快闪存储器件或NOR快闪存储器件)时，通常第一编程区段PR0GRAM1的操作耗费非常长的时间，超过1000ms，而将第一数据DATAl从高速缓冲存储器30传送至第一输入/输出缓冲器14所需的、对应于第一独占区段M0N01的时间非常短。S卩，通常第一独占区段M0N01的长度非常短，一般等于或小于第一编程区段PR0GRAM1的1/10。
[0157]远短于第一编程区段PR0GRAM1的长度的第一独占区段M0N01的长度与第二独占区段M0N02的长度相似。S卩，通常第二独占区段M0N02的长度等于或小于第二编程区段PR0GRAM2 的 1/10。
[0158]因此，第一独占区段M0N01和第二独占区段M0N02可以被设置为彼此不重叠，使得第一编程区段PR0GRAM1和第二编程区段PR0GRAM2以预设时间差重复。例如，如图13所示，当第一编程区段PR0GRAM1早于第二编程区段PR0GRAM2开始时，第二编程区段PR0GRAM2可以在第一编程区段PR0GRAM1开始之后至少已经经过与第一输入区段INl对应的时间的时间点处开始，使得第三输入区段IN3与第一编程区段PR0GRAM1重叠。与图13相反，当第二编程区段PR0GRAM2早于第一编程区段PR0GRAM1开始时，第一编程区段PR0GRAM1可以在第二编程区段PR0GRAM2开始之后至少已经经过与第二输入区段IN2对应的时间的时间点处开始，使得第一输入区段INl与第二编程区段PR0GRAM2重叠。
[0159]在这种情况下，当第一编程区段PR0GRAM1和第二编程区段PR0GRAM2的操作被确定为‘失败’时，分别进入第二输入区段IN2和第四输入区段IN4。如图13所示，当第一编程区段PR0GRAM1和第二编程区段PR0GRAM2的操作被确定为‘失败’时，将第二输入区段IN2和第四输入区段IN4设置为彼此不重叠。然而，与图13不同，当仅第一编程区段PR0GRAM1或第二编程区段PR0GRAM2的操作被确定为‘失败’时，可以获得其他重叠形式。
[0160]第一编程区段PR0GRAM1或第二编程区段PR0GRAM2的操作被确定为‘失败’的事实表示第一数据DATAl或第二数据DATA2在第一编程区段PR0GRAM1或第二编程区段PR0GRAM2的操作中未正确储存在第一单元阵列12或第二单元阵列22中。第一编程区段PR0GRAM1或第二编程区段PR0GRAM2的操作为什么会失败存在各种原因。在这些原因之中，最大原因是第一单元阵列12或第二单元阵列22中的单元(在其中要储存第一数据DATAl或第二数据DATA2)是失败的单元。因此，当第一编程区段PR0GRAM1或第二编程区段PR0GRAM2的操作被确定为‘失败’时，应当用其他储存单元代替第一单元阵列12或第二单元阵列22的现有特定单元(在其中要储存第一数据DATAl或第二数据DATA2)，并且应当再次执行用于储存第一数据DATAl或第二数据DATA2的第一编程区段PR0GRAM1或第二编程区段PR0GRAM2的操作。
[0161]例如，当描述了第一数据DATAl或第二数据DATA2要储存在第一单元阵列12中包括的‘N个第一单元’中或第二单元阵列22中包括的‘N个第二单元’中时，在第一编程区段PR0GRAM1或第二编程区段PR0GRAM2的操作被确定为‘失败’之后，第一数据DATAl或第二数据DATA2应该被储存在与‘N个第一单元’完全不同且包括在第一单元阵列12中的‘N个第三单元’或储存在与‘N个第二单元’完全不同且包括在第二单元阵列22中的‘N个第四单元’。前述第二输入区段IN2或第四输入区段IN4必然包括在过程{重试} ({RETRY})中，在该过程{重试}中，再次执行第一编程区段PR0GRAM1或第二编程区段PR0GRAM2的操作。
[0162]此外，在再次执行包括第二输入区段IN2或第四输入区段IN4的第一编程区段PR0GRAM1或第二编程区段PR0GRAM2的操作的过程{重试}中，可能再次发生‘失败’。在这种情况下，再次执行包括第二输入区段IN2或第四输入区段IN4的第一编程区段PR0GRAM1或第二编程区段PR0GRAM2的操作。当然，每当执行第一编程区段PR0GRAM1或第二编程区段PR0GRAM2的操作时，在其中要储存第一数据DATAl或第二数据DATA2的第一单元阵列12的单元或第二单元阵列22的单元应当继续改变成不同单元。
[0163]参照图14a至图14d，将详细描述第二输入区段IN2的操作或第四输入区段IN4的操作。
[0164]在图14a和图14c中示出的第一操作中，为了使过程{重试}再次执行第一编程区段PR0GRAM1或第二编程区段PR0GRAM2的操作，先前在第一输入区段INl或第三输入区段IN3中储存在第一输入/输出缓冲器14或第二输入/输出缓冲器24中的第一数据DATAl或第二数据DATA2被移动至高速缓冲存储器30并储存在高速缓冲存储器30中。
[0165]在图14b和图14d中示出的第二操作中，在图14a和图14c中示出的第一操作中独占地储存在高速缓冲存储器30中的第一数据DATAl或第二数据DATA2被传送至第一输入/输出缓冲器14或第二输入/输出缓冲器24，使得再次执行第一编程区段PR0GRAM1的操作或第二编程区段PR0GRAM2的操作。
[0166]第二输入区段IN2的操作或第四输入区段IN4的操作应当被划分成第一操作和第二操作，并且第一操作和第二操作应当被顺序地执行，因为存在数据校正单元40。
[0167]数据校正单元40执行用于加扰或解扰在高速缓冲存储器30与第一存储器件10/第二存储器件20之间传送的第一数据DATAl和第二数据DATA2的操作。S卩，数据校正单元40执行用于从高速缓冲存储器30传送至第一存储器件10和第二存储器件20的第一数据DATAl和第二数据DATA2的加扰操作，以及数据校正单元40执行用于从第一存储器件10和第二存储器件20传送至高速缓冲存储器30的第一数据DATAl和第二数据DATA2的解扰操作。
[0168]用于第一数据DATAl和第二数据DATA2的加扰操作指示用于将数据随机化以减少在增加或储存用于错误校正操作的ECC码的过程中干扰的发生的操作。当然，用于第一数据DATAl和第二数据DATA2的解扰操作与加扰操作相反。
[0169]由于存在如上所述的数据校正单元40，因此储存在高速缓冲存储器30中的第一数据DATAl可以始终具有大体上相同的值，并且储存在第一输入/输出缓冲器14中的第一数据DATAl可以基于第一编程区段PR0GRAM1的操作是否被判断为‘失败’而具有不同的值。这是因为在做出‘失败’确定之前的第一编程区段PR0GRAM1中第一数据DATAl要储存在其中的第一单元阵列12的单元与在做出‘失败’确定之后的第一编程区段PR0GRAM1中第一数据DATAl要储存在其中的第一单元阵列12的单元不同。
[0170]类似地，由于存在数据校正单元40，因此储存在高速缓冲存储器30中的第二数据DATA2可以始终具有大体上相同的值，并且储存在第二输入/输出缓冲器24中的第二数据DATA2可以基于第二编程区段PR0GRAM2的操作是否被判断为‘失败’而具有不同的值。这是因为在做出‘失败’确定之前的第二编程区段PR0GRAM2中第二数据DATA2要储存在其中的第二单元阵列22的单元与在做出‘失败’确定之后的第二编程区段PR0GRAM2中第二数据DATA2要储存在其中的第二单元阵列22的单元不同。
[0171]由于上述原因，第二输入区段IN2的操作或第四输入区段IN4的操作应当划分成第一操作和第二操作，并且第一操作和第二操作应当被顺序地执行。
[0172]当包括在第一单元阵列12和第二单元阵列22中的多个单元(未示出)是能够储存多位数据的多级单元(MLC)时，第一编程区段PR0GRAM1的操作以及第二编程区段PR0GRAM2的操作可以以一次编程操作的方案来执行。一次编程操作指示用于一次编程多位数据的操作。例如，当要编程的数据为2位数据并且包括MSB数据和LSB数据时，MSB数据被编程，然后LSB数据被编程，即，顺序编程方案用于除一次编程操作以外的操作，但是一次编程操作使用同时对MSB数据和LSB数据编程的方案。
[0173]详细地，当第一编程区段PR0GRAM1的操作和第二编程区段PR0GRAM2的操作中的每个以一次编程操作的方案来执行时，第一数据DATAl和第二数据DATA2为多位数据。
[0174]例如，第一数据DATAl为2位的多位数据并且可以划分成第一 MSB数据MSB_DATA1和第一 LSB数据LSB_DATA1，以及第二数据DATA2为2位的多位数据并且可以划分成第二MSB数据MSB_DATA2和第二 LSB数据LSB_DATA2。在这种情况下，高速缓冲存储器30以选择方式分开储存第一 MSB数据MSB_DATA1和第一 LSB数据LSB_DATA1，或分开储存第二 MSB数据MSB_DATA2和第二 LSB数据LSB_DATA2。此外，第一输入/输出缓冲器14分开储存第一MSB数据MSB_DATA1和第一 LSB数据LSB_DATA1，并且第二输入/输出缓冲器24分开储存第二 MSB数据MSB_DATA2和第二 LSB数据LSB_DATA2。在第一编程区段PR0GRAM1中储存在第一输入/输出缓冲器14中的第一 MSB数据MSB_DATA1和第一 LSB数据LSB_DATA1被同时编程(MSB_DATA1+LSB_DATA1)在要在第一单元阵列12中编程的单元中。此外，在第二编程区段PR0GRAM2中储存在第二输入/输出缓冲器24中的第二 MSB数据MSB_DATA2和第二LSB数据LSB_DATA2被同时编程(MSB_DATA2+LSB_DATA2)在要在第二单元阵列22中编程的单元中。
[0175]以这种方法，在一次编程操作中，多位数据可以始终同时编程，但是多位数据被划分并在高速缓冲存储器30与输入/输出缓冲器14和24之间传输。例如，当在第一输入区段INl和第二输入区段IN2中的每个中第一数据DATAl在高速缓冲存储器30与输入/输出缓冲器14之间传送时，第一 LSB数据LSB_DATA1可以在第一 MSB数据MSB_DATA1传送之后传送(MSB_DATA1 — LSB_DATA1)(如图14a和图14b中所示)，但是与图14a和图14b相反，第一 MSB数据MSB_DATA1可以在第一 LSB数据LSB_DATA1传送之后传送(LSB_DATA1 — MSB_DATA1)。类似地，当在第三输入区段IN3和第四输入区段IN4中的每个中第二数据DATA2在高速缓冲存储器30与输入/输出缓冲器24之间传送时，第二 LSB数据LSB_DATA2可以在第二 MSB数据MSB_DATA2传送之后传送(MSB_DATA2 — LSB_DATA2)(如图14c和图14d中所示)，但是与图14c和图14d相反，第二 MSB数据MSB_DATA2可以在第二 LSB数据LSB_DATA2 传送之后传送(LSB_DATA2 — MSB_DATA2)。
[0176]如上所述，当应用本发明时，存储器件仅在编程操作区段的部分独占区段中独占地使用高速缓冲存储器，并在其他区段中释放高速缓冲存储器。
[0177]因此，多个存储器件可以在共享使用一个高速缓冲存储器时，正确执行编程操作。
[0178]此外，多个存储器件共享使用一个高速缓冲存储器，使得包括多个存储器件的存储系统可以显著减少其中所使用的高速缓冲存储器的容量。
[0179]虽然为了说明的目的已经描述了各种实施例，但是对于本领域技术人员来说明显的是，在不脱离所附权利要求限定的本发明的精神和范围的情况下可以进行各种改变与修改。
[0180]通过以上实施例可以看出，本发明提供以下技术方案。
[0181]技术方案1.一种存储系统，包括:
[0182]第一存储器件，包括第一输入/输出缓冲器；
[0183]第二存储器件，包括第二输入/输出缓冲器；以及
[0184]高速缓冲存储器，适合于选择性地并暂时地储存要分别编程在第一存储器件和第二存储器件中的第一数据和第二数据，
[0185]其中第一数据在第一编程区段中通过仅在第一编程区段的第一独占区段中储存在高速缓冲存储器中来编程至第一存储器件，
[0186]其中第二数据在第二编程区段中通过仅在第二编程区段的第二独占区段中储存在高速缓冲存储器中来编程至第二存储器件，以及
[0187]其中第一独占区段与第二独占区段被设置为彼此不重叠。
[0188]技术方案2.如技术方案I所述的存储系统，还包括:
[0189]数据校正单元，适合于加扰和解扰在高速缓冲存储器与第一存储器件和第二存储器件之间传送的第一数据和第二数据。
[0190]技术方案3.如技术方案2所述的存储系统，其中第一独占区段包括:
[0191]第一输入区段，从当第一数据从主机输入至高速缓冲存储器并储存在高速缓冲存储器中时到当第一数据传送至第一输入/输出缓冲器并储存在第一输入/输出缓冲器中时，用于第一编程区段的第一操作；以及
[0192]第二输入区段，从当储存在第一输入/输出缓冲器中的第一数据输出至高速缓冲存储器并储存在高速缓冲存储器中时到当第一数据传送至第一输入/输出缓冲器并储存在第一输入/输出缓冲器中时，用于当第一编程区段的第一操作在第一输入区段之后被确定为失败时的第一编程区段的第二操作。
[0193]技术方案4.如技术方案3所述的存储系统，其中第二独占区段包括:
[0194]第三输入区段，从当第二数据从主机输入至高速缓冲存储器并储存在高速缓冲存储器时到当第二数据传送至第二输入/输出缓冲器并储存在第二输入/输出缓冲器中时，用于第二编程区段的第一操作；以及
[0195]第四输入区段，从当储存在第二输入/输出缓冲器中的第二数据输出至并储存在高速缓冲存储器时到当第二数据传送至第二输入/输出缓冲器并储存在第二输入/输出缓冲器中时，用于当第二编程区段的第一操作在第三输入区段之后被确定为失败时的第二编程区段的第二操作。
[0196]技术方案5.如技术方案4所述的存储系统，其中第一编程区段与第二编程区段以预设时间差重复，
[0197]其中当第二编程区段在第一编程区段开始之后经过第一输入区段时开始时，第三输入区段与第一编程区段重叠，以及
[0198]其中当第一编程区段在第二编程区段开始之后经过第二输入区段时开始时，第一输入区段与第二编程区段重叠。
[0199]技术方案6.如技术方案4所述的存储系统，其中储存在高速缓冲存储器中的第一数据通过数据校正单元来加扰，并且在第一输入区段和第二输入区段中被储存在第一输入/输出缓冲器中，
[0200]其中储存在高速缓冲存储器中的第二数据通过数据校正单元来加扰，并且在第三输入区段和第四输入区段中被储存在第二输入/输出缓冲器中，
[0201]其中储存在第一输入/输出缓冲器中的第一数据通过数据校正单元来解扰，并且在第二输入区段中被储存在高速缓冲存储器中，以及
[0202]其中储存在第二输入/输出缓冲器中的第二数据通过数据校正单元来解扰，并且在第四输入区段中被储存在高速缓冲存储器中。
[0203]技术方案7.如技术方案6所述的存储系统，其中在第一输入区段中储存在第一输入/输出缓冲器中的第一数据通过第一编程区段的第一操作来储存在第一存储器件中的页集中，
[0204]其中在第二输入区段中储存在第一输入/输出缓冲器中的第一数据通过第一编程区段的第二操作来储存在第一存储器件中的与页集的不同的页中，以及
[0205]其中仅当与第一输入区段对应的第一编程区段的第一操作被确定为失败时，执行与第二输入区段对应的第一编程区段的第二操作。
[0206]技术方案8.如技术方案7所述的存储系统，其中，每当与第二输入区段对应的第一编程区段的第二操作被确定为失败时，与第二输入区段对应的第一编程区段的第二操作被重复执行预设次数，以及
[0207]其中每当与第二输入区段对应的第一编程区段的第二操作被重复执行预设次数时，第一数据被储存在第一存储器件的不同页中。
[0208]技术方案9.如技术方案6所述的存储系统，其中在第三输入区段中储存在第二输入/输出缓冲器中的第二数据通过第二编程区段的第一操作来储存在第二存储器件中的页集中，
[0209]其中在第四输入区段中储存在第二输入/输出缓冲器中的第二数据通过第二编程区段的第二操作来储存在第二存储器件中的与页集不同的页中，以及
[0210]其中仅当与第三输入区段对应的第二编程区段的第一操作被确定为失败时，执行与第四输入区段对应的第二编程区段的第二操作。
[0211]技术方案10.如技术方案9所述的存储系统，其中，每当与第四输入区段对应的第二编程区段的第二操作被确定为失败时，与第四输入区段对应的第二编程区段的第二操作被重复执行预设次数，以及
[0212]每当与第四输入区段对应的第二编程区段的第二操作被重复执行预设次数时，第二数据被储存在第二存储器件中的不同页中。
[0213]技术方案11.如技术方案4所述的存储系统，其中第一存储器件包括用于储存多位数据的多个第一非易失性存储单元，
[0214]其中第一数据为多位数据，并且被划分成第一 MSB数据和第一 LSB数据，
[0215]其中高速缓冲存储器和第一输入/输出缓冲器同时以分开方式储存第一 MSB数据和第一 LSB数据，
[0216]其中在第一输入区段和第二输入区段中的每个中，在高速缓冲存储器与第一输入/输出缓冲器之间传输第一 MSB数据并且随后传输第一 LSB数据，以及
[0217]其中储存在第一输入/输出缓冲器中的第一 MSB数据和第一 LSB数据在第一编程区段中被同时编程在所述多个第一非易失性存储单元中。
[0218]技术方案12.如技术方案11所述的存储系统，其中第二存储器件包括用于储存多位数据的多个第二非易失性存储单元，
[0219]其中第二数据为多位数据，并且被划分成第二 MSB数据与第二 LSB数据，
[0220]其中高速缓冲存储器和第二输入/输出缓冲器同时以分开方式储存第二 MSB数据和第二 LSB数据，
[0221]其中在第三输入区段和第四输入区段中的每个中，在高速缓冲存储器与第二输入/输出缓冲器之间传输第二 MSB数据并且随后传输第二 LSB数据，以及
[0222]其中储存在第二输入/输出缓冲器中的第二 MSB数据和第二 LSB数据在第二编程区段中被同时编程在所述多个第二非易失性存储单元中。
[0223]技术方案13.—种存储系统的操作方法，包括:
[0224]当进入第一编程区段的第一独占区段时将第一数据第一储存在高速缓冲存储器中，以在第一编程区段中将第一数据编程至第一存储器件；
[0225]通过将在第一储存中储存在高速缓冲存储器中的第一数据传送至第一存储器件的第一输入/输出缓冲器并储存在第一存储器件的第一输入/输出缓冲器中来第一释放高速缓冲存储器并离开第一独占区段；
[0226]当进入第二编程区段的第二独占区段时将第二数据第二储存在高速缓冲存储器中，以在第二编程区段中将第二数据编程至第二存储器件，第二独占区段与第一独占区段不重叠；以及
[0227]通过将在第二储存中储存在高速缓冲存储器中的第二数据传送至第二存储器件的第二输入/输出缓冲器并储存在第二存储器件的第二输入/输出缓冲器中来第二释放高速缓冲存储器并离开第二独占区段，
[0228]其中高速缓冲存储器选择性地并暂时地储存要分别编程在第一存储器件和第二存储器件中的第一数据和第二数据。
[0229]技术方案14.如技术方案13所述的操作方法，还包括:
[0230]当第一编程区段的操作在第一释放之后被确定为失败时，通过重新进入第一独占区段来将通过第一释放而储存在第一输入/输出缓冲器中的第一数据第三储存在高速缓冲存储器中；
[0231]通过将在第三储存中储存在高速缓冲存储器中的第一数据传送至第一输入/输出缓冲器并储存在第一输入/输出缓冲器中来第三释放高速缓冲存储器并离开第一独占区段；
[0232]当第二编程区段的操作在第二释放之后被确定为失败时，通过重新进入第二独占区段来将通过第二释放而储存在第二输入/输出缓冲器中的第二数据第四储存在高速缓冲存储器中；以及
[0233]通过将在第四储存中储存在高速缓冲存储器中的第二数据传送至第二输入/输出缓冲器并储存在第二输入/输出缓冲器中来第四释放高速缓冲存储器并离开第二独占区段。
[0234]技术方案15.如技术方案14所述的操作方法，其中第一释放和第三释放包括当将储存在高速缓冲存储器中的第一数据传送至第一输入/输出缓冲器并储存在第一输入/输出缓冲器中时，加扰第一数据，以及
[0235]其中第二释放和第四释放包括当将储存在高速缓冲存储器中的第二数据传送至第二输入/输出缓冲器并储存在第二输入/输出缓冲器中时，加扰第二数据。
[0236]技术方案16.如技术方案15所述的操作方法，其中第三储存包括解扰第一数据，以及
[0237]其中第四储存包括解扰第二数据。
[0238]技术方案17.如技术方案16所述的操作方法，其中通过第一释放而储存在第一输入/输出缓冲器中的第一数据通过第一编程区段的操作来储存在第一存储器件中的页集中，以及
[0239]其中通过第三释放而储存在第一输入/输出缓冲器中的第一数据通过第一编程区段的操作来储存在第一存储器件中的与页集不同的页中。
[0240]技术方案18.如技术方案17所述的操作方法，其中通过第二释放而储存在第二输入/输出缓冲器中的第二数据通过第二编程区段的操作来储存在第二存储器件中的页集中，以及
[0241]其中通过第四释放而储存在第二输入/输出缓冲器中的第二数据通过第二编程区段的操作来储存在第二存储器件中的与页集不同的页中。
[0242]技术方案19.如技术方案18所述的操作方法，还包括:
[0243]当第一编程区段的操作在第三释放之后被确定为失败时，第一重复第三储存和第三释放预设次数；以及
[0244]当第二编程区段的操作在第四释放之后被确定为失败时，第二重复第四储存和第四释放预设次数，
[0245]其中每当第一重复被重复执行预设次数时，第一数据被储存在第一存储器件的不同页中，以及
[0246]其中每当第二重复被重复执行预设次数时，第二数据被储存在第二存储器件的不同页中。
[0247]技术方案20.如技术方案14所述的操作方法，其中当第一数据被划分成第一 MSB数据和第一 LSB数据时，在高速缓冲存储器与第一输入/输出缓冲器之间传输第一 MSB数据并随后传输第一 LSB数据，并且储存在第一输入/输出缓冲器中的第一 MSB数据和第一LSB数据被同时编程在第一存储器件的核心区中，以及
[0248]其中当第二数据被划分成第二 MSB数据和第二 LSB数据时，在高速缓冲存储器与第二输入/输出缓冲器之间传输第二 MSB数据并随后传输第二 LSB数据，并且储存在第二输入/输出缓冲器中的第二 MSB数据和第二 LSB数据被同时编程在第二存储器件的核心区中。
【主权项】
1.一种存储系统，包括: 第一存储器件，包括第一输入/输出缓冲器； 第二存储器件，包括第二输入/输出缓冲器；以及 高速缓冲存储器，适合于选择性地并暂时地储存要分别编程在第一存储器件和第二存储器件中的第一数据和第二数据， 其中第一数据在第一编程区段中通过仅在第一编程区段的第一独占区段中储存在高速缓冲存储器中来编程至第一存储器件， 其中第二数据在第二编程区段中通过仅在第二编程区段的第二独占区段中储存在高速缓冲存储器中来编程至第二存储器件，以及 其中第一独占区段与第二独占区段被设置为彼此不重叠。2.如权利要求1所述的存储系统，还包括: 数据校正单元，适合于加扰和解扰在高速缓冲存储器与第一存储器件和第二存储器件之间传送的第一数据和第二数据。3.如权利要求2所述的存储系统，其中第一独占区段包括: 第一输入区段，从当第一数据从主机输入至高速缓冲存储器并储存在高速缓冲存储器中时到当第一数据传送至第一输入/输出缓冲器并储存在第一输入/输出缓冲器中时，用于第一编程区段的第一操作；以及 第二输入区段，从当储存在第一输入/输出缓冲器中的第一数据输出至高速缓冲存储器并储存在高速缓冲存储器中时到当第一数据传送至第一输入/输出缓冲器并储存在第一输入/输出缓冲器中时，用于当第一编程区段的第一操作在第一输入区段之后被确定为失败时的第一编程区段的第二操作。4.如权利要求3所述的存储系统，其中第二独占区段包括: 第三输入区段，从当第二数据从主机输入至高速缓冲存储器并储存在高速缓冲存储器时到当第二数据传送至第二输入/输出缓冲器并储存在第二输入/输出缓冲器中时，用于第二编程区段的第一操作；以及 第四输入区段，从当储存在第二输入/输出缓冲器中的第二数据输出至并储存在高速缓冲存储器时到当第二数据传送至第二输入/输出缓冲器并储存在第二输入/输出缓冲器中时，用于当第二编程区段的第一操作在第三输入区段之后被确定为失败时的第二编程区段的第二操作。5.如权利要求4所述的存储系统，其中第一编程区段与第二编程区段以预设时间差重复， 其中当第二编程区段在第一编程区段开始之后经过第一输入区段时开始时，第三输入区段与第一编程区段重叠，以及 其中当第一编程区段在第二编程区段开始之后经过第二输入区段时开始时，第一输入区段与第二编程区段重叠。6.如权利要求4所述的存储系统，其中储存在高速缓冲存储器中的第一数据通过数据校正单元来加扰，并且在第一输入区段和第二输入区段中被储存在第一输入/输出缓冲器中， 其中储存在高速缓冲存储器中的第二数据通过数据校正单元来加扰，并且在第三输入区段和第四输入区段中被储存在第二输入/输出缓冲器中， 其中储存在第一输入/输出缓冲器中的第一数据通过数据校正单元来解扰，并且在第二输入区段中被储存在高速缓冲存储器中，以及 其中储存在第二输入/输出缓冲器中的第二数据通过数据校正单元来解扰，并且在第四输入区段中被储存在高速缓冲存储器中。7.如权利要求6所述的存储系统，其中在第一输入区段中储存在第一输入/输出缓冲器中的第一数据通过第一编程区段的第一操作来储存在第一存储器件中的页集中， 其中在第二输入区段中储存在第一输入/输出缓冲器中的第一数据通过第一编程区段的第二操作来储存在第一存储器件中的与页集的不同的页中，以及 其中仅当与第一输入区段对应的第一编程区段的第一操作被确定为失败时，执行与第二输入区段对应的第一编程区段的第二操作。8.如权利要求7所述的存储系统，其中，每当与第二输入区段对应的第一编程区段的第二操作被确定为失败时，与第二输入区段对应的第一编程区段的第二操作被重复执行预设次数，以及 其中每当与第二输入区段对应的第一编程区段的第二操作被重复执行预设次数时，第一数据被储存在第一存储器件的不同页中。9.如权利要求6所述的存储系统，其中在第三输入区段中储存在第二输入/输出缓冲器中的第二数据通过第二编程区段的第一操作来储存在第二存储器件中的页集中， 其中在第四输入区段中储存在第二输入/输出缓冲器中的第二数据通过第二编程区段的第二操作来储存在第二存储器件中的与页集不同的页中，以及 其中仅当与第三输入区段对应的第二编程区段的第一操作被确定为失败时，执行与第四输入区段对应的第二编程区段的第二操作。10.一种存储系统的操作方法，包括: 当进入第一编程区段的第一独占区段时将第一数据第一储存在高速缓冲存储器中，以在第一编程区段中将第一数据编程至第一存储器件； 通过将在第一储存中储存在高速缓冲存储器中的第一数据传送至第一存储器件的第一输入/输出缓冲器并储存在第一存储器件的第一输入/输出缓冲器中来第一释放高速缓冲存储器并离开第一独占区段； 当进入第二编程区段的第二独占区段时将第二数据第二储存在高速缓冲存储器中，以在第二编程区段中将第二数据编程至第二存储器件，第二独占区段与第一独占区段不重置；以及 通过将在第二储存中储存在高速缓冲存储器中的第二数据传送至第二存储器件的第二输入/输出缓冲器并储存在第二存储器件的第二输入/输出缓冲器中来第二释放高速缓冲存储器并离开第二独占区段， 其中高速缓冲存储器选择性地并暂时地储存要分别编程在第一存储器件和第二存储器件中的第一数据和第二数据。
【文档编号】G11C16/10GK105845177SQ201510674214
【公开日】2016年8月10日
【申请日】2015年10月16日
【发明人】刘炳晟
【申请人】爱思开海力士有限公司