通过并行多帧配置方案实现高速fpga启动的制作方法

通过并行多帧配置方案实现高速fpga启动的制作方法
【专利摘要】本申请涉及通过并行多帧配置方案实现高速FPGA启动。本文中提供用于实现可编程集成电路装置的系统和方法，该可编程集成电路装置通过显著减少配置时间实现高速FPGA启动。通过实现高速FPGA启动，与传统的可编程集成电路装置能够适应的应用相比，该可编程集成电路装置将能够适应需要更快的启动时间的应用。为了实现高速启动，针对数据线的每个数据线段实现专用地址寄存器，继而显著地减少配置随机访问存储器(CRAM)写入时间(例如，减少到至少二分之一)。
【专利说明】通过并行多帧配置方案实现高速FPGA启动
【背景技术】
[0001] 已知诸如现场可编程门阵列（FPGA)装置的集成电路装置遭受着通过使其少于优 化配置随机访问存储器(CRAM)编程时间来防止高速启动的瓶颈。相应地，在这种装置中不 能够实现在诸如FPGA装置的可编程集成电路装置中提供的需要启动时间比编程时间快的 应用。通常，形成这些瓶颈是因为配置时间在传统的可编程集成电路装置是不可伸缩 (scalable)的，并且因此，运行应用所需的装置越大，每个数据帧的配置时间变得越大。例 如，当FPGA设计被更大伸缩时，数据线和地址线变得更大，因此需要将要用于被配置的更多 时间。

【发明内容】

[0002] 本文中提供用于实现可编程集成电路装置的系统和方法，该可编程集成电路装置 通过显著减少配置时间实现高速FPGA启动。通过实现高速FPGA启动，与传统的逻辑集成电 路装置能够适应的应用相比，该可编程集成电路装置将能够适应需要更快的启动时间的应 用。
[0003]为了实现高速启动，针对数据线的每个数据线段(data line segment)实现专用 地址寄存器，这继而显著地减少配置随机访问存储器(CRAM)写入时间（例如，减少到至少二 分之一 )。
【附图说明】
[0004] 本发明的进一步的特征、其性质和各种优点将结合附图根据以下【具体实施方式】考 虑变得显而易见，其中，相同的参考标记自始至终指代相同的部件，并且其中：
[0005] 图1根据本公开的一些实施例描述可编程集成电路装置，该可编程集成电路装置 包括:配置源、数据寄存器、数据线段、和地址寄存器；
[0006] 图2根据本公开的一些实施例描述时序图，该时序图表明参照图1描述的每个活动 需要的时间长度；
[0007] 图3根据本公开的一些实施例描述时序图，如果加快向数据寄存器传输来自配置 源的数据所花费的时间，则该时序图表明参照图1描述的每个活动将需要的时间的长度。
[0008] 图4是根据本公开的一些实施例描述可编程集成电路装置的系统图，该可编程集 成电路装置包括:配置源、数据寄存器、数据线段、和多个地址寄存器；
[0009] 图5根据本公开的一些实施例描述时序图，该时序图表明参照图4描述的每个活动 需要的时间的长度；
[0010] 图6是根据本公开的一些实施例的流程图，该流程图描述用于以可伸缩方式将数 据写入至可编程集成电路装置的CRAM中的过程；
[0011] 图7是根据本公开的一些实施例的示例性系统的简化框图，该示例性系统采用包 含本公开的系统和方法的可编程逻辑装置。
[0012] 图8是根据本公开的一些实施例的利用用于执行本文中描述的方法的一组可执行 机器指令编码的磁数据存储介质的横截面图；以及
[0013] 图9是根据本公开的一些实施例的利用用于执行本文中描述的方法的一组可执行 机器指令编码的光学可读数据存储介质的横截面图；
【具体实施方式】
[0014] 图1根据本公开的一些实施例描述可编程集成电路装置，该可编程集成电路装置 包括:配置源、数据寄存器、数据线段、和地址寄存器。可编程集成电路装置100可以包括:配 置源102、数据寄存器104、数据线段106、地址寄存器108、CRAM 110、和缓存列112。配置源 102包含用于向数据存储器104发送的数据。如图所示，字母"a"对应于通过数据寄存器104 传输来自配置源102的数据的必要时间的总量。一旦数据寄存器104已经接收来自配置源 102的数据，数据寄存器104就将数据从数据寄存器104传播至每个数据线段106,以便将数 据写入至每个CRAM 110。当数据沿着数据线传播时，缓存列112再次缓存数据，以便确保信 号的强度在数据通过数据线传播时没有劣化(deteriorate)。字母"b"对应于对一段数据线 充电或放电需要的时间总量。当将数据完全地传播至全部CRAM 110时，激活使数据被写入 至CRAM110中的地址寄存器108。在图1中，首字母缩略词"DR"代表"数据寄存器"、首字母缩 略词"DL"代表"数据线"和首字母缩略词"AL"代表"地址线"。
[0015] 图2根据本公开的一些实施例描述时序图，该时序图表明用于参照图1描述的每个 活动需要的时间的长度。框202表明用于将数据从配置源102传输至数据寄存器104花费的 时间"a"的总量。框204表明将数据从数据寄存器104传播至CRAM 110(通过数据段106的方 式)花费的时间"b"的总量，使得对一段数据线进行充电或放电。框204还表明，已经传播数 据后将数据写入至CRAM 110花费的时间"c"的总量，使得对数据帧进行充电或放电。在图2 中，首字母缩略词"DR"代表"数据寄存器"和首字母缩略词"DL"代表"数据线"。
[0016] 如上所述，数据传输和CRAM编程可以并行地发生。此外，用于对每个数据帧编程的 时间可以被描述为以下过程时间的最大时间：（1)将数据从配置源102传输至数据寄存器 104花费的时间的总量;或(2)将数据从数据寄存器104传播至数据线段106以及将数据写入 至CRAM 110二者花费的时间的总量。可以可选择地规定该时间的总量如下:Tpr〇g(c_) = max (a，（b+c))〇
[0017] 图3根据本公开的一些实施例描述时序图，如果加快向数据寄存器传输来自配置 源的数据所花费的时间，则该时序图表明用于参照图1描述的每个活动将要需要的时间的 长度。具体地，设计图3以例示发生在可编程集成电路装置100的环境中的瓶颈，其中，无论 使用于将数据从配置源102传输至数据寄存器104的时间的总量加快多少，也根本没有改进 用于将数据从数据寄存器104传播至CRAM 110并且然后向CRAM 110写入数据花费的时间总 量。如图3所示，框302表明将要将数据从配置源102传输至数据寄存器104花费的时间"a"的 总量。注意的是，在框302处的时间"a"比在框202处的时间"a"明显更短(对应于将数据从配 置源102传输至数据寄存器104花费的加快的时间）。框304表明将数据从数据寄存器104传 播至CRAM 110(通过数据段106的方式)花费的时间"b"的总量。框304还表明，已经传播数据 后将数据写入CRAM 110花费的时间"c"的总量。注意的是，组合时间"b"和"c"与图2中描述 的时间"b"和"c"相同。
[0018] 如上所述，数据传输和CRAM编程可以并行地发生。此外，参照图3用于对每个数据 帧110编程的时间仍可以被描述为以下过程时间的更大的最大时间：（1)将数据从配置源 102传输至数据寄存器104花费的时间的总量;或(2)将数据从数据寄存器104传播至数据线 段106以及将数据写入至CRAM 110二者花费的时间的总量。同上，可以规定该时间的总量如 下：Tprcig(c_) =max(a，（b+c))。这是例示的，因为即使将用于将数据从配置源102传输至数 据寄存器104所需的时间减少至比将数据从数据寄存器104传播至数据线段106和向CRAM 110写入数据二者花费的时间更少，还是形成瓶颈。因此，在这个情况下，可以可选择地规定 该时间的总量如下：T pr〇g(_v) = b+c 〇
[0019]最近，诸如FPGA的可编程集成电路装置已经包含嵌入式片上系统电路系统，该嵌 入式片上系统电路系统能够通过使用更宽的数据带宽相当容易地帮助加快将数据从配置 源102传输至数据寄存器104所需的时间的持续时间。这没有解决上述的瓶颈，上述的瓶颈 是通过数据线段106传播来自数据寄存器104的数据，以及启用和禁用地址寄存器108以便 向CRAM 110写入数据花费的时间。为了更进一步地减少可编程集成电路装置(例如，FPGA) 启动时间（例如，至少减少1/2或更多），同时最低限度地影响将必须被用于可编程集成电路 装置的组件的芯片面积的总量，专用地址寄存器可以被分配给每个数据线段，如将参照图4 在以下讨论的。
[0020] 图4是根据本公开的一些实施例描述可编程集成电路装置的系统图，该可编程集 成电路装置包括:配置源、数据寄存器、数据线段、地址寄存器、CRAM和管线列。可编程集成 电路装置400可以包括：配置源402、数据寄存器404、数据线（DL)段406、地址寄存器408、 CRAM 410、和管线列412。通过含有多个地址寄存器408改进可编程集成电路装置400。地址 寄存器408还被称作为ARn，其中，尽管仅描述了四个地址寄存器，可以存在n个地址寄存器。 单独地址寄存器408允许每次每个数据线段的一个数据帧写入。结果，每个装置可以同时将 多个CRAM 410写入。配置源402包含用于向数据存储器404发送的配置数据。如图所示，字母 "a"对应于传输来自配置源402的数据通过数据寄存器404的必要时间的总量。一旦数据寄 存器404已经接收来自配置源402的数据，数据寄存器404就将数据从数据寄存器404传播至 每个数据线段406,以便将数据写入至每个CRAM 410。管线列412允许新数据向下传播至每 个数据线(例如，每个时钟循环可以将新数据沿数据线向下管线式传播(pipeline))。字母 "b"对应于需要对一段数据线(DL)段406充电或放电的时间总量。当将数据传播至单独数据 线段406-n的CRAM 410时，激活与数据线段406-n对应的地址寄存器408-n，这使数据被写入 至在对应数据线段406-n中的CRAM 410。
[0021] 通过以上参照图4描述的步骤，通过每个数据线段传播CRAM值至合适的CRAM单元。 通过在每个数据线段406处被管线式传输的CRAM值，多个数据帧能够同时被编程。形成数据 线段406的数据线的管线的频率可以取决于在面积开销与配置时间减少之间的平衡。在任 何情况下，每个数据线段406-n将具有其自身对应的地址寄存器408。通过配置源402单独地 控制每个相应的地址寄存器408-n。例如，配置源402可以向每个地址寄存器408-n提供一个 或更多个输入信号。该独立控制使可编程集成电路装置400显著改进写入时间。
[0022] 根据以上描述，可以描述从配置源402传输至CRAM 410的数据流的编程过程如下。 首先，数据寄存器404被填入来自配置源402的数据配置比特流。接下来，将配置比特流数据 (即，CRAM值)从数据寄存器404移位至数据线段406的相邻管线寄存器，直到数据到达最远 的数据线段406为止。与此过程同时的是，与下一个数据帧对应的数据将继续从配置源402 填满数据寄存器404。
[0023]在这个过程之后，当数据线段406-n的全部管线列412被填满每个相应CRAM值时， 相应地址线408-n将被启用以使数据写入相应的CRAM 410-n。在这个方式中，将多个数据帧 并行地写入至CRAM 410(8卩，通过每个数据线段406并行地写入一个数据帧），因此，减少配 置时间（参照已知装置中需要的配置时间）。
[0024] 图5根据本公开的一些实施例描述时序图，该时序图表明用于参照图4描述的每个 活动需要的时间的长度。图5假设图4包括4个数据线段(意味着，将存在三个管线级）。框502 表明将要使数据从配置源402传输至数据寄存器404花费的时间"a"的总量。注意的是，因为 其能够更容易地加速，所以在框502处的时间"a"比在框202处的时间"a"明显更短。框504表 明将数据从数据寄存器404传播至CRAM 410(通过数据段406的方式)花费的时间的总量。注 意的是，因为能够通过图4的系统并行地处理每个数据帧，并且存在四个数据段（四个数据 段中的每个可以处理数据帧），所以在这个示例中，用于使数据从数据存储器404传播至 CRAM 410的时间被减至1 /4。相应地，对于任何给定的数据帧向CRAM 410写入数据花费的时 间是"b"除以4。框504还表明，已经传播数据后将数据写入CRAM 410花费的时间"c"的总量。 与参照图1至图3描述的活动相似，时间"c"没有通过图4的系统显著地加快;然而，写入时间 仅需要对全部地址寄存器发生一次，并且因此用于全部数据线段的时间"c"仅此一次是必 要的，然而，图1至图3中描述的系统需要用于每个段发生一次的时间"c"。相应地，写入时间 也减少至1/4。注意的是，时间"b"和"c"各自与图2中描述的时间"b"和"c"相同。
[0025] 此外，参照图5,用于将每个数据帧编程至CRAM 410的时间可以被描述为将数据从 数据寄存器404传播至数据线段406和经由数据线段406向CRAM 410写入数据二者花费的时 间的总量。可以可选择地规定该时间的总量如下：Tprcig(c_) = (b+c) /4。作为提示，图5描述 其中使用四个数据线段的示例;然而，图5的示例仅是示例性的，并且系统能够是对N个数据 线段406进行伸缩，这将因此使编程时间减少至1/N。换言之，时间的总量可以被规定为 T prog(c_) = (b+c )/N，其中，实现N个数据线段406。
[0026] 还可以参照在图4和5中描述的改进的活动相对于参考图1至图3中描述的活动来 描述"节约因子"。具体地，描述节约因子如下：
'其中，再次地N是 实现数据线段的数目。这进一步例证了参照图4和5描述的系统能够以实现的数据线段和对 应数据寄存器的数目成正比地改进CRAM的配置时间。
[0027] 如以上和以下所描述，因为每数据帧的编程时间可伸缩，图4和图5的方案是有优 势的，其中，甚至对于更大装置，通过添加足够管线功能（即，通过实现足够数据线段和地址 寄存器），能够相对于在图1至图3中描述的方案显著减少每数据帧的编程时间。
[0028] 因为特定类型的应用需要快速启动，所以图4和5的方案还是有优势的。具体地，更 大装置需要更长的编程时间。利用参照图4和5描述的方案，诸如FPGA装置的更大的可编程 集成电路装置能够在其中出售这种应用的市场上具有竞争力。最后，因为在图4和5的环境 中多个数据帧可以同时进行擦除，所以这个方案同样地能够加快擦除操作。
[0029] 图6是根据本公开的一些实施例的流程图，该流程图描述用于以可伸缩方式将数 据写入至可编程集成电路装置的CRAM中的过程。过程600开始在602处，其中，在可配置的源 (例如，可配置的源402)处接收数据。在604处，在数据寄存器(例如，数据寄存器404)处接收 来自可配置的源(例如，可配置的源402)的数据。在606处，通过装置的每个数据线段(例如， 数据线段406)，从数据寄存器(例如，数据寄存器404)管线式传输数据，其中，每个数据线段 包括CRAM 410。
[0030] 在608处，当数据寄存器通过每个数据线段管线式传输数据时，将新数据从可配置 的源(例如，可配置的源402)发送至数据寄存器(例如，数据寄存器404)。在这个方式中，能 够将数据写入至CRAM 410,同时，配置源402以新数据填充数据寄存器404。在610处，通过对 应地址寄存器408,将数据写入每个相应数据线段的相应CARM中。在一些实施方式中，出于 将数据写入具体数据线段的CRAM 410的目的，地址寄存器408-一对应于数据线段406,使 得每个数据线段406具有单独地址寄存器408。
[0031] 应该理解的是，在流程图600中示出的一个或更多个要素（诸如，要素602、604、 606、608,和/或610)可以与其它要素组合、以任何适合的顺序执行、以并行的方式执行（例 如，同时地或大体上同时地）、或移除。例如，流程图600的要素606和608可以同时地被执行， 或以与图6中示出的不同的顺序被执行。以任何适合方式，使用硬件和/或软件的任何适合 组合可以实现过程600。例如，使用在非暂时性机器可读存储介质上编码的指令可以实现流 程图600。
[0032] 如图7中所描述的，可以在许多类型的电子装置中使用根据本公开的包含多个网 络平面的集成电路可编程逻辑装置(PLD)700。集成电路可编程逻辑装置700可以是集成电 路、处理块、应用专用标准产品（ASSP)、应用专用集成电路(ASIC)、可编程逻辑装置(PLD) (诸如，现场可编程门阵列(FPGA)、全定制芯片或专用芯片），然而，为了简便，本文中可以将 其称作为PLD 700。一种可能的用途是在图7示出的示例性数据处理系统700中。数据处理系 统700可以包括以下组件中的一个或更多个:处理器701;存储器702; I/O电路系统703;和外 部装置704。这些组件通过系统总线705耦合在一起，并且占据在被包含在终端用户系统707 中的电路板706上。
[0033]系统700能够被使用在诸如计算机网络、数据网络、仪器仪表、视频处理、数字信号 处理、或任何其它应用的各种各样的宽范围的应用中，其中使用可编程或再次可编程逻辑 的优势是所需要的。PLD 700能够被用于执行多个不同逻辑功能。例如，PLD 700能够被配置 为与处理器701合作工作的处理器或控制器。PLD 700还可以被用作用于仲裁对在系统700 中共享资源访问的仲裁器。在又一个示例中，PLD 700能够被配置为处理器701与系统700中 的其它组件中的一个之间的接口。注意的是，系统700仅是示例性的，并且本发明的真实范 围和精神通过随附权利要求指出。
[0034]各种技术能够被用于实现如上所述以及并入本公开的PLD 700。
[0035]图8呈现能够利用机器可执行程序(例如，包括图6的步骤的程序)编码的磁数据存 储介质810的截面部分，该机器可执行程序能够通过诸如工作站或个人计算机、或其它计算 机或类似计算机的系统实施。介质810能够是具有适合的基板811(可以是传统的）和在基板 811的一侧或两侧上的适合的涂层812(可以是传统的）的软盘或硬盘、或者磁带，该介质810 包含能够磁性地改变极性或取向的磁畴(magnetic domain)(不可视）。除了是磁带的情况 外，介质810还可以具有用于接收磁盘驱动器或其它数据存储装置的主轴的开口（未示出）。 [0036]介质810的涂层812的磁畴被偏振或定向以便以可以是传统的方式编码机器可执 行程序，该程序用于由诸如工作站或个人计算机或其他计算机或类似系统的编程系统执 行，该编程系统具有要编程的PLD可以插入的套接口或外围附件，用于配置PLD的合适部分， 如果存在的话，该编程系统具有根据本发明的其专用处理块。
[0037]图9示出还能够利用这种机器可执行程序编码的（例如，包括图6的步骤的程序)光 学可读数据存储介质910的截面部分，该机器可执行程序能够通过诸如上述的工作站或个 人计算机、或其它计算机或类似计算机的系统实施。介质910能够是传统的光盘只读存储器 (CD-ROM)或数字视频光盘只读存储器(DVD-ROM)或可重写介质，诸如，CD-R、CD-RW、DVD-R、 0乂0-1^、0￥0+1?、0￥0+1^、或0￥0-1^11，或者是光学可读和磁光可擦写的磁光光盘。介质910优 选地具有适合的基板911(可以是传统的），和适合的涂层912(可以是传统的），该适合的涂 层912通常在基板911的一侧或两侧上。
[0038]在基于⑶或基于DVD的介质的情况中，众所周知，涂层912是反射的，并且利用布置 在一个或更多个层上的多个凹坑(pit)913压印该涂层912,以编码机器可执行程序。凹坑的 布置通过激光从涂层912的表面反射进行读取。在涂层912的顶部提供优选地大体上是透明 的保护涂层914。
[0039] 在磁光光盘的情况下，众做周知，涂层912不具有凹坑913,但是具有能够在加热 (如，通过激光(未示出））到特定温度以上时磁性地改变偏振或取向的多个磁畴。畴的取向 能够通过测量从涂层912反射的激光的偏振进行读取。畴的布置如上所述对程序编码。
[0040] 将理解的是，上文仅是例示本公开的原理，并且在不偏离本公开的范围和精神的 情况下，能够由本领域技术人员做出各种修改。例如，能够以任何所需的数目和/或布置，在 PLD上提供本公开的各种元素。对于本领域的技术人员显而易见的是，本公开能够通过不同 于所描述的实施例进行实践，所描述的实施方式是出于例示而非限制的目的呈现，并且本 发明仅通过随附权利要求限制。
[0041] 本公开的任何部分，无论是在【背景技术】中还是在其他地方，均不被承认为形成现 有技术的部分。
【主权项】
1. 一种可编程集成电路装置，其包括： 可配置的源； 数据寄存器，所述数据寄存器被配置为接收来自所述可配置的源的数据； 多个数据线段，所述多个数据线段包括:配置随机访问存储器，即CRAM，其中，所述数据 寄存器被配置为通过每个数据线段管线式传输所述数据，以及其中，当所述数据寄存器通 过每个数据线段管线式传输所述数据时，所述可配置的源被配置为将新数据发送至所述数 据寄存器；以及 多个地址寄存器，其中，所述多个地址寄存器中的每个地址寄存器对应于所述多个数 据线段的相应数据线段，以及其中，所述多个地址寄存器中的每个地址寄存器被配置为向 每个相应数据线段的相应CRAM写入所述数据。2. 根据权利要求1所述的可编程集成电路装置，其中，管线式传输至所述多个数据线段 的任何具体数据线段中的所述数据是数据帧的数据，并且其中，所述数据被每次一帧写入 至每个相应数据线段的相应CRAM中。3. 根据权利要求1所述的可编程集成电路装置，其中，将给定一组数据写入所述CRAM所 需要的时间的总量的减少与组成所述多个数据线段的数据线段的总量成正比。4. 根据权利要求1所述的可编程集成电路装置，其中，所述数据包括空数据，并且其中， 当所述数据被写入至所述CRAM中时，先前写入至所述CRAM中的老数据被擦除。5. 根据权利要求1所述的可编程集成电路装置，其中，所述可编程集成电路装置被实现 在现场可编程门阵列装置上。6. 根据权利要求1所述的可编程集成电路装置，其中，当所述数据寄存器通过每个数据 线段管线式传输所述数据时，所述多个数据线段的每个相应数据线段的每个相应CRAM的数 据，在数据传播的方向上移位至下一个数据线段，直到到达最后的数据线段。7. 根据权利要求6所述的可编程集成电路装置，其中，当所述多个数据线段的每个相应 数据线段的每个相应CRAM的所述数据在数据传播的方向上移位至所述下一个数据线段时， 新的数据被发送至所述数据寄存器。8. -种操作可编程集成电路装置的方法，所述方法包括： 在可配置的源处接收数据； 在数据寄存器处接收来自所述可配置的源的数据； 通过包括配置随机访问存储器即CRAM的多个数据线段的每个数据线段，管线式传输所 述数据； 当所述数据寄存器通过每个数据线段管线式传输所述数据时，将新数据从所述可配置 的源发送至所述数据寄存器；以及 通过多个地址寄存器，将所述数据写入至每个相应数据线段的相应CRAM中，其中，所述 多个地址寄存器的每个地址寄存器对应于所述多个数据线段的相应数据线段。9. 根据权利要求8所述的方法，其中，管线式传输至所述多个数据线段的任何具体数据 线段中的所述数据是数据帧的数据，并且其中，每次一帧将所述数据写入至每个相应数据 线段的相应CRAM中。10. 根据权利要求8所述的方法，其中，将给定一组数据写入至所述CRAM所需要的时间 的总量的减少与组成所述多个数据线段的数据线段的总量成正比。11. 根据权利要求8所述的方法，其中，所述数据包括空数据，并且其中，当将所述数据 写入至所述CRAM中时，擦除先前写入至所述CRAM中的老数据。12. 根据权利要求8所述的方法，其中，在现场可编程门阵列装置上实现所述可编程集 成电路装置。13. 根据权利要求8所述的方法，其中，当所述数据寄存器通过每个数据线段管线式传 输所述数据时，所述多个数据线段的每个相应数据线段的每个相应CRAM的数据，在数据传 播的方向上移位至下一个数据线段，直到到达最后的数据线段。14. 根据权利要求13所述的方法，其中，当所述多个数据线段的每个相应数据线段的每 个相应CRAM的所述数据在数据传播的所述方向上移位至所述下一个数据线段时，将所述新 数据发送至所述数据寄存器。15. -种非暂时性机器可读介质，所述非暂时性机器可读介质包括存储在其上的用于 配置可编程集成电路装置的指令，所述指令包括： 用于在可配置的源处接收数据的指令； 用于在数据寄存器处接收来自所述可配置的源的数据的指令； 用于通过包括配置随机访问存储器即CRAM的多个数据线段的每个数据线段管线式传 输所述数据的指令； 用于当所述数据寄存器通过每个数据线段管线式传输所述数据时，将新数据从所述可 配置的源发送至所述数据寄存器的指令；以及 用于通过多个地址寄存器将所述数据写入至每个相应数据线段的相应CRAM中的指令， 其中，所述多个地址存储器的每个地址寄存器对应于所述多个数据线段的相应数据线段。16. 根据权利要求15所述的非暂时性机器可读介质，其中，管线式传输至所述多个数据 线段的任何具体数据线段中的所述数据是数据帧的数据，并且其中，所述数据每次一帧被 写入至每个相应数据线段的相应CRAM中。17. 根据权利要求15所述的非暂时性机器可读介质，其中，将给定一组数据写入至所述 CRAM所需要的时间的总量的减少与组成所述多个数据线段的数据线段的总量成正比。18. 根据权利要求15所述的非暂时性机器可读介质，其中，所述数据包括空数据，并且 其中，当所述数据被写入至所述CRAM中时，先前写入至所述CRAM中的老数据被擦除。19. 根据权利要求15所述的非暂时性机器可读介质，其中，当所述数据寄存器通过每个 数据线段管线式传输所述数据时，所述多个数据线段的每个相应数据线段的每个相应CRAM 的数据在数据传播的方向上移位至下一个数据线段，直到到达最后的数据线段。20. 根据权利要求19所述的非暂时性机器可读介质，其中，当所述多个数据线段的每个 相应数据线段的每个相应CRAM的所述数据在数据传播的所述方向上移位至所述下一个数 据线段时，所述新数据被发送至所述数据寄存器。
【文档编号】G06F9/445GK106055345SQ201610226716
【公开日】2016年10月26日
【申请日】2016年4月13日 公开号201610226716.2, CN 106055345 A, CN 106055345A, CN 201610226716, CN-A-106055345, CN106055345 A, CN106055345A, CN201610226716, CN201610226716.2
【发明人】陈俊彬, 杨钧杰, 陈俪萍
【申请人】阿尔特拉公司