一种保护32位存储器数据的低冗余正交拉丁码扩展方法
【专利摘要】一种保护32位存储器数据的低冗余正交拉丁码扩展方法，本发明涉及低冗余正交拉丁码扩展方法。本发明是要解决现有存储器容错技术需要耗费较多的冗余位及较大的硬件开销，严重影响存储器性能的问题，而提出的一种保护32位存储器数据的低冗余正交拉丁码扩展方法。该方法是通过一、总结正交拉丁码奇偶校验矩阵H的构造规则；二、构成新的H’矩阵；步骤三、根据步骤二扩展得到的H’矩阵，通过对32位数据位编码，获得相应的码字C；步骤四、采用大数逻辑译码算法纠正错误将步骤三得到的码字C中出现的1～t位的随机错误所对应的码字C’译出正确的数据douta等步骤实现的。本发明应用于低冗余正交拉丁码扩展领域。
【专利说明】
一种保护32位存储器数据的低冗余正交拉丁码扩展方法
技术领域
[0001] 本发明涉及低冗余正交拉丁码扩展方法，特别涉及适用于保护32位存储器数据的 低冗余正交拉丁码扩展方法。
【背景技术】
[0002] 软错误是造成存储器失效的主要故障类型之一。应用于航空航天领域的存储器， 在空间中各种高能粒子的辐射下，会受到多种辐射效应影响，其中最主要的是单粒子翻转 效应。当粒子穿过器件时，在其路径上会产生电子空穴对，在电场的作用下，电荷积累到一 定程度，会改变节点电位，翻转存储单元的输出逻辑值，造成电路存储信息发生错误，即软 错误。随着集成电路工艺特征尺寸的不断缩小，由于电荷共享现象，单个粒子事件可能会造 成多个存储单元发生翻转，并逐渐占据软错误的主要地位。因此，存储器抗多单元翻转加固 技术是抗辐射加固领域的一项主要研究内容。
[0003] 错误纠正码是广泛采用的一种存储器容错技术。通过对存储器本体增加冗余单 元、编码电路和译码电路，对所保护数据进行一定的运算来完成容错功能。针对存储器多单 元翻转现象，需要采用纠正能力强的多位错误纠正码，但这类码通常译码复杂，需要耗费较 大的译码电路面积，严重影响存储器的性能。近些年来业界广泛研究一步大数逻辑可译码， 典型有差集码、欧氏几何码、正交拉丁码等，一步大数逻辑译码方法可以通过简单的逻辑判 另IJ，消耗很小的译码电路面积，纠正多位错误，并具有很小的延迟开销，非常适用于对高速 存储器的保护。在一步大数逻辑可译码中，差集码和欧氏几何码可保护的数据宽度较局限， 且纠正能力唯一，而正交拉丁码在该方面具有优势，可以对不同宽度的数据提供不能程度 的保护，可灵活运用于存储器加固。正交拉丁码是基于正交拉丁方构造的一类错误纠正码， 它对16位、25位、64位等数据提供2位、3位等纠正能力。然而，并没有直接适用于存储器常用 的32位数据，而是需要对(96,64)码进行缩减，得到(60,32)码来对其进行保护，耗费的冗余 位较多，硬件开销也较大。因此，通过对正交拉丁码的扩展，在保证原有纠正能力的基础上， 设计直接应用于32位存储器数据的低冗余错误纠正码是非常有必要的。
【发明内容】
[0004] 本发明的目的是为了解决现有存储器容错技术需要耗费较多的冗余位及较大的 硬件开销，严重影响存储器性能的问题，而提出的一种保护32位存储器数据的低冗余正交 拉丁码扩展方法。
[0005] 上述的发明目的是通过以下技术方案实现的：
[0006] 步骤一、总结正交拉丁码奇偶校验矩阵Η的构造规则；正交拉丁码奇偶校验矩阵Η 的构造规则包括规则1和规则2;
[0007] 其中，规则1为正交拉丁码Η矩阵中每一位数据都参与2t个冗余位的运算;规则2为 最多出现一次矩阵Η中任意两列中数字1的位置属于同一行的情况；
[0008] 步骤二、根据规则1和规则2，当t = 2或t = 3时，在数据位为25位的原始的正交拉丁 码Η矩阵的基础上任意添加7个列向量，扩展成数据位为32位码；以及在Η矩阵中添加行向量 后，构成新的Η'矩阵，使得构成新的Η'矩阵同时满足规则1和规则2;其中，当t = 2时，在Η矩 阵中添加3~8个行向量;当t = 3时，在Η矩阵中添加6~14个行向量；
[0009]步骤三、根据步骤二扩展得到的Η'矩阵，通过对32位数据位编码，获得相应的码字 C = {dl，d2，…，d32，ri，Γ2，…，Γ23}或C= {dl，d2，…，d32，ri，Γ2，…，Γ36};其中，di，d2，…，d32为Η' 矩阵中第1至第32个数据位，ri，r2, 一^23为扩展正交拉丁码奇偶校验矩阵的第1至第23个 冗余位，或，n，r2，…，r36为扩展正交拉丁码奇偶校验矩阵的第1至第36个冗余位；
[0010]步骤四、采用大数逻辑译码算法纠正错误将步骤三得到的码字c中出现的1~t位 的随机错误所对应的码字C'译出正确的数据d?ta。
[0011] 发明效果
[0012] 本发明为了解决目前正交拉丁码没有直接应用于32位存储器数据保护的问题，提 出了一种适用于保护32位存储器数据的低冗余正交拉丁码扩展方法，既保持原始正交拉丁 码的纠正能力，相较于同尺寸缩短拉丁码，又具有更低的开销。
[0013] 本发明所提出的适用于保护32位存储器数据的低冗余正交拉丁码扩展方法是以 原始保护25位数据的正交拉丁码的奇偶校验矩阵为基础，基于分析拉丁码构造原则，添加7 个列向量和多个行向量，扩展构造新的奇偶校验矩阵，该矩阵对应的扩展正交拉丁码可直 接保护32位存储器数据。使用本发明提出的扩展方法构造的新码，保持了原有正交拉丁码 的纠正能力，且仍可以采用一步大数逻辑译码方法，同时，相比于传统的缩短拉丁码，具有 更少的冗余位和硬件开销。相较于传统的（60,32)码，本发明提出的（55,32)码冗余位减少 了 17.86%，译码器电路面积减少了 11.90%，功耗降低了 7.31%，相应的存储器加固系统电 路面积减少了7.76 %，功耗降低了6.34%。相较于传统的（68，32)码，本发明提出的（76，32) 码冗余位减少了 18.18%，译码器电路面积减少了 4.27%，功耗降低了 4.47%，相应的存储 器加固系统电路面积减少了8.82%，功耗降低了4.56%。
【附图说明】
[0014] 图1为【具体实施方式】一提出的大数逻辑译码算法流程图。
【具体实施方式】
【具体实施方式】 [0015] 一:本实施方式的一种保护32位存储器数据的低冗余正交拉丁码扩 展方法，具体是按照以下步骤制备的：
[0016] 步骤一、基于对正交拉丁码特点的分析，总结正交拉丁码奇偶校验矩阵Η的构造规 贝1J;正交拉丁码奇偶校验矩阵Η的构造规则包括规则1和规则2;
[0017] 其中，规则1为正交拉丁码Η矩阵中每一位数据都参与2t个冗余位的运算;规则2为 最多出现一次矩阵Η中任意两列中数字1的位置属于同一行的情况；
[0018] 上述构造规则构造奇偶校验矩阵Η同上使得正交拉丁码可采用实现简单、译码快 速的一步大数逻辑译码方法(规则2)，且具有最优化的一步大数逻辑译码器(规则1);
[00?9]步骤二、根据规则1和规则2，当t = 2或t = 3时，在数据位为25位的原始的正交拉丁 码Η矩阵的基础上任意添加7个列向量，扩展成数据位为32位码;为保正原有正交拉丁码的 纠正能力，及仍可采用一步大数逻辑译码方法，在Η矩阵中添加行向量后，构成新的Η'矩阵， 使得构成新的Η'矩阵同时满足规则1和规则2;由于矩阵越大，带来的硬件开销会越大，所以 要在保证Η'矩阵同时满足规则1和规则2的前提下，添加最少数量的行向量；比如基于纠正 能力为2位错误的（45,25)码，要构成适用于32位数据的，最少需要添加3个行向量，构成 (55，32)码，以保证Η'矩阵同时满足规则1和规则2;其中，当t = 2时，在Η矩阵中添加3~8个 行向量;当t = 3时，在Η矩阵中添加6~14个行向量；
[0020]数据位为25位的原始的正交拉丁码Η矩阵具体为(45,25)正交拉丁码Η矩阵：
[0022]所得到的新的奇偶校验矩阵Η'，其对应的扩展正交拉丁码为(55，32)码，纠正能力 为2位错误；
[0023]所述(55,32)扩展正交拉丁码奇偶校验矩阵具体为：
[0025] 虚线里是扩展后添加的7个列向量和3个行向量；
[0026] 本实施例所述的适用于保护32位存储器数据的低冗余正交拉丁码扩展方法是在 基于原始保护25位数据的正交拉丁码的奇偶校验矩阵为基础，添加7个列向量和多个行向 量，使得新的奇偶校验矩阵对应的扩展正交拉丁码可直接保护32位存储器数据;使用本发 明提出的扩展方法构造的新码，保持了原有正交拉丁码的纠正能力，且仍可以采用一步大 数逻辑译码方法，同时，相比于传统的缩短拉丁码，具有更少的冗余位开销和硬件开销； [0027]步骤一至步骤二的过程中，以纠正能力为3位错误的原始的（55,25)正交拉丁码为 基础，在其Η矩阵中增加7个列向量和6个行向量;所得到的新的奇偶校验矩阵Η '，其对应的 扩展正交拉丁码为(68，32)码，纠正能力为3位错误；
[0028]所述的（68，32)扩展正交拉丁码奇偶校验矩阵具体为：
[0030] 上述矩阵虚线部分代表的是扩展后添加的矩阵是7个列向量和6个行向量；
[0031] 步骤三、根据步骤二扩展得到的H'矩阵，通过对32位数据位编码，获得相应的码字 C = {dl，d2，…，d32，ri，Γ2，…，Γ23}或C= {dl，d2，…，d32，ri，Γ2，…，?6};其中，dl，d2，…，d32为H' 矩阵中第1至第32个数据位，η， Γ2，···，Γ23为(55,32)扩展正交拉丁码奇偶校验矩阵的第1至 第23个冗余位，或，^〇广_^ 36为(68,32)扩展正交拉丁码奇偶校验矩阵的第1至第36个冗 余位;其中，冗余位ri，r2，···，Γ23或:Γ?，Γ2,…，Γ36的计算方法依据2t个冗余位的运算方法；
[0032] 步骤四、采用大数逻辑译码算法（译码器）纠正错误将步骤三得到的码字C中出现 的1~t位的随机错误所对应的码字C'译出正确的数据cU ta如图1;
[0033] 针对32比特位存储器数据，比较传统采用的（60,32)和(76,32)缩短正交拉丁码与 采用本发明所提出的方法构造的（55,32)和(68,32)扩展正交拉丁码，分析其纠正能力、码 率及硬件综合结果，说明本发明所提出的方法的优势：
[0034] 使用Matlab实现采用本发明所提出的方法构造的（55,32)和（68，32)扩展正交拉 丁码的编码器和译码器，在两个码的码字中分别注入所有可能的1至2位、1至3位随机错误 进行测试，验证(55,32)和(68,32)扩展正交拉丁码是否分别保持了原始正交拉丁码的2位 和3位纠正能力;结果表明，采用本发明所提出的方法构造的（55,32)和(68,32)扩展正交拉 丁码保持了原始正交拉丁码的纠正能力；
[0035]采用常用来对错误纠正码进行评估的一个指标一一码率，即数据位长度与码字长 度的比率，来比较传统采用的(60,32)和(76,32)缩短正交拉丁码与采用本发明所提出的方 法构造的（55,32)和(68,32)扩展正交拉丁码;通常，码率越大，表明硬件开销越小；比较结 果如表1所示：
[0036] 表1码率比较
[0038]从上表可知，采用本发明所提出的方法构造的（55,32)和(68,32)扩展正交拉丁码 具有更尚的码率；
[0039]使用HDL硬件描述语言分别实现传统采用的（60,32)和(76,32)缩短正交拉丁码与 采用本发明所提出的方法构造的（55,32)和(68,32)扩展正交拉丁码的编码器和译码器;并 选取TSMC 65nm工艺库，采用Synopsis Design Compiler对其编码器、译码器和采用上述码 保护的512字存储器阵列进行以延迟优化为目标的硬件综合分析，结果如表2至表6所示：
[0050]由表2和表4可知，（55，32)和(68，32)扩展正交拉丁码编码器的面积和功耗开销轻 微大于传统采用的（60,32)和(76,32)缩短正交拉丁码，这是由于这四种码的奇偶校验矩阵 重量相等，因此扩展码编码器的二输入异或门数略多于原始码编码器;但由于扩展码需要 的冗余位更少，所以扩展码译码器的硬件开销要小于原始码译码器，且采用扩展码加固的 存储器开销明显小于采用原始码加固的存储器，分别如表3、表5和表6所示；因此，由于冗余 单元、编码器译码器电路共同决定着硬件开销，采用本发明所提出的方法构造的（55,32)和 (68,32)扩展正交拉丁码更适用高速高性能的存储器应用。
[0051 ]本实施方式效果：
[0052]本实施方式为了解决目前正交拉丁码没有直接应用于32位存储器数据保护的问 题，提出了一种适用于保护32位存储器数据的低冗余正交拉丁码扩展方法，既保持原始正 交拉丁码的纠正能力，相较于同尺寸缩短拉丁码，又具有更低的开销。
[0053]本实施方式所提出的适用于保护32位存储器数据的低冗余正交拉丁码扩展方法 是以原始保护25位数据的正交拉丁码的奇偶校验矩阵为基础，基于分析拉丁码构造原则， 添加7个列向量和多个行向量，扩展构造新的奇偶校验矩阵，该矩阵对应的扩展正交拉丁码 可直接保护32位存储器数据。使用本实施方式提出的扩展方法构造的新码，保持了原有正 交拉丁码的纠正能力，且仍可以采用一步大数逻辑译码方法，同时，相比于传统的缩短拉丁 码，具有更少的冗余位和硬件开销。相较于传统的(60,32)码，本实施方式提出的（55,32)码 冗余位减少了 17.86%，译码器电路面积减少了 11.90%，功耗降低了 7.31%，相应的存储器 加固系统电路面积减少了7.76 %，功耗降低了6.34%。相较于传统的（68，32)码，本实施方 式提出的（76,32)码冗余位减少了 18.18%，译码器电路面积减少了 4.27%，功耗降低了 4.47%，相应的存储器加固系统电路面积减少了8.82%，功耗降低了4.56%。
【具体实施方式】 [0054] 二:本实施方式与一不同的是:步骤一所述的每一位 数据都参与2t个冗余位的运算具体为：
[0055] = c/a 十 4, ? < ? 4 十之或，;二 4 4 ? 4 4 ? 今
[0056] 其中，ri为冗余位，i = 1，2，…，lOt; t为正交拉丁码的纠正能力，t = 2，3; i为H矩阵 的行数即冗余位个数;da为25位的原始的正交拉丁码Η矩阵中第a个数据位;db为25位的原始 的正交拉丁码Η矩阵中第b个数据位;dc为25位的原始的正交拉丁码Η矩阵中第c个数据位;dd 为25位的原始的正交拉丁码Η矩阵中第d个数据位;de为25位的原始的正交拉丁码Η矩阵中 第e个数据位;d f为25位的原始的正交拉丁码Η矩阵中第f个数据位；
[0057] 规则1包括t = 2和t = 3两种情况；（45,25)正交拉丁码Η矩阵中t = 2,总结其奇偶校 验矩阵Η的构造规则为:每一位数据都参与到4个冗余位的运算；（55，25)正交拉丁码Η矩阵 中t = 3,总结其奇偶校验矩阵Η的构造规则为:每一位数据都参与到6个冗余位的运算。其它 步骤及参数与【具体实施方式】一相同。
[0058]【具体实施方式】三:本实施方式与【具体实施方式】一或二不同的是：步骤二所述在数 据位为25位的原始的正交拉丁码Η矩阵的基础上任意添加7个列向量具体为：
【具体实施方式】 [0060] 四：本实施方式与一至三之一不同的是：步骤二为保 证开销最低，当t = 2时，所述在正交拉丁码Η矩阵中添加3、5或6个行向量；当t = 3时，所述在 正交拉丁码Η矩阵中添加6或10个行向量；
[0061] 所述行向量具体为：
[0062]
骤及参数与【具体实施方式】一至三之一相同。
[0063]【具体实施方式】五:本实施方式与【具体实施方式】一至四之一不同的是：步骤四中采 用大数逻辑译码算法(译码器）纠正错误将步骤三得到的码字 r23}中出现1~t位的随机错误所对应的码字C'译出正确的数据cUta的具体过程：
[0064] 1)计算校正子Si公式为：
[0065] S, = da '? dh '0 dc '0 dd
[0066]其中，i = l，2，···，23;i为H'矩阵的行数;da'为码字C'中第a个数据位;db'为码字C' 中第b个数据位;dc '为码字C '中第c个数据位;dd '为码字C '中第d个数据位;de '为码字C '中 第e个数据位;df '码字C '中第f个数据位；
[0067]若32位的扩展正交拉丁码H'矩阵中第a个数据位da出现错误da'，则d a' = !da，否 贝lj，da' = da，a=l，2,…，32;若冗余位ri出现错误，则ri' = !ri，否则，若冗余位ri未出现错误 ri'=ri;i = i，2,…，23;Γι'为码字C'中第i个冗余位;所述译码器结构如图1所示;C'为包含 随机错误的码字;c' = {di'，d2'，···，d32'，ri'，Γ2'，…，Γ23' };
[0068] 2)将根据步骤二扩展得到的Η'矩阵中第a个数据位参与计算的2t个校正子51，将Si 输入到第a个大数逻辑判决器;对于每个大数逻辑判决器的输入，若2t个校正子31中，Si值为 1的个数大于等于t+Ι个时，则大数逻辑输出e a= 1;否则Si值为1的个数小于t+Ι个时，大数逻 辑输出ea = 0;其中，a=l，2,…，32;
[0069] 3)随机错误的纠正;根据公式毛_ =毛铂ea计算得到纠正后的数据位cUta(正确 的数据）。其它步骤及参数与【具体实施方式】一至四之一相同。
[0070]
【具体实施方式】六:本实施方式与【具体实施方式】一至五之一不同的是：步骤四中采 用大数逻辑译码算法(译码器）纠正错误将步骤三得到的码字 r36}中出现的1~t位的随机错误所对应的码字C'译出正确的数据cUta的具体过程：
[0071] 1)计算校正子Si，公式为：
[0072] S, = dadh '? d。ddr/ 或 S,二 db'? d语 ddde'? df
[0073] 其中，i = l，2,+ 为H'矩阵的行数即冗余位的个数;da'为码字C'中第a个数 据位;4 '为码字C '中第b个数据位;dc '为码字C '中第c个数据位;dd '为码字C '中第d个数据 位;de '为码字C '中第e个数据位;df '码字C '中第f个数据位；
[0074] 若32位的扩展正交拉丁码Η'矩阵中第a个数据位da出现错误da'，则da' = !da，否 贝lj，da' = da，a=l，2,…，32;若冗余位ri出现错误，则ri' = !ri，否则，若冗余位ri未出现错误 Γι'=ΓιΑ'为码字C'中第a个数据位，Γι'为码字C'中第i个冗余位;所述译码器结构如图1 所示;C'为包含随机错误的码字;C' = {cU'，d2'，···，d32'，n'，r2'，···，Γ36'};
[0075] 2)将根据步骤二扩展得到的H'矩阵中第a个数据位参与计算的2t个校正子51，将Si 输入到第a个大数逻辑判决器;对于每个大数逻辑判决器的输入，若2t个校正子31中，Si值为 1的个数大于等于t+Ι个时，则大数逻辑输出ea= 1;否则Si值为1的个数小于t+Ι个时，大数逻 辑输出ea = 0;其中，a=l，2,…，32，
[0076] 3)随机错误的纠正;根据公式ea计算得到纠正后的数据位(正确的数 据)d?ta。其它步骤及参数与【具体实施方式】一至五之一相同。
【主权项】
1. 一种保护32位存储器数据的低冗余正交拉下码扩展方法，其特征在于，该方法具体 是按照W下步骤进行的： 步骤一、总结正交拉下码奇偶校验矩阵Η的构造规则；正交拉下码奇偶校验矩阵Η的构 造规则包括规则1和规则2; 其中，规则1为正交拉下码Η矩阵中每一位数据都参与2t个冗余位的运算;规则2为最多 出现一次矩阵Η中任意两列中数字1的位置属于同一行的情况； 步骤二、根据规则1和规则2,当t = 2或t = 3时，在数据位为25位的原始的正交拉下码Η 矩阵的基础上任意添加7个列向量，扩展成数据位为32位码；W及在Η矩阵中添加行向量后， 构成新的Η'矩阵，使得构成新的Η'矩阵同时满足规则1和规则2;其中，当t = 2时，在Η矩阵中 添加3~8个行向量;当t = 3时，在Η矩阵中添加6~14个行向量； 步骤Ξ、根据步骤二扩展得到的Η'矩阵，通过对32位数据位编码，获得相应的码字C = (dl ,d2 , ,d32 ,ri ,Γ2 , ,Γ23}或C= {dl ,d2 , , d32 ,ri ,Γ2 , ,Γ36};其中，山，cb , ,d32 为 Η' 矩 阵中第1至第32个数据位，η，η，···，r23为扩展正交拉下码奇偶校验矩阵的第1至第23个冗 余位，或，ri，η，…，〇6为扩展正交拉下码奇偶校验矩阵的第1至第36个冗余位； 步骤四、采用大数逻辑译码算法纠正错误将步骤Ξ得到的码字C中出现的1~t位的随 机错误所对应的码字C '译出正确的数据cUta。2. 根据权利要求1所述一种保护32位存储器数据的低冗余正交拉下码扩展方法，其特 征在于:步骤一所述的每一位数据都参与2t个冗余位的运算具体为：其中，ri为冗余位，i = l，2,…，1化；t为正交拉下码的纠正能力，t = 2,3;i为Η矩阵的行 数即冗余位个数;da为25位的原始的正交拉下码Η矩阵中第a个数据位;db为25位的原始的正 交拉下码Η矩阵中第b个数据位;山为25位的原始的正交拉下码Η矩阵中第C个数据位;dd为25 位的原始的正交拉下码Η矩阵中第d个数据位;de为25位的原始的正交拉下码Η矩阵中第e个 数据位;df为化位的原始的正交拉下码Η矩阵中第f个数据位。3. 根据权利要求1所述一种保护32位存储器数据的低冗余正交拉下码扩展方法，其特 征在于:步骤二中当t = 2时，在正交拉下码Η矩阵中添加3、5或6个行向量。4. 根据权利要求1所述一种保护32位存储器数据的低冗余正交拉下码扩展方法，其特 征在于:步骤二中当t = 3时，在正交拉下码Η矩阵中添加6或10个行向量。5. 根据权利要求1所述一种保护32位存储器数据的低冗余正交拉下码扩展方法，其特 征在于:步骤四中采用大数逻辑译码算法纠正错误将步骤Ξ得到的码字C={dl，d2，-'，d32， ri，η，…，脚}中出现1~t位的随机错误所对应的码字C'译出正确的数据山uta的具体过程： 1) 计算校正子Si公式为：其中，i = 1，2，…，23; d。/为码字C '中第a个数据位;山/为码字C '中第b个数据位;dc/为 码字C '中第C个数据位;d/为码字C '中第d个数据位;d/为码字C '中第e个数据位;d/码字 C'中第f个数据位；? = 1，2，···，23;η'为码字C'中第i个冗余位;C'为包含随机错误的码字； C ' = {山 '，d2 '，...，d32 '，ri '，Γ2 '，...，Γ23 ' }; 2) 将根据步骤二扩展得到的Η'矩阵中第a个数据位参与计算的2t个校正子Si，将Si输入 到第a个大数逻辑判决器;若2t个校正子S冲，Si值为1的个数大于等于t+1个时，贝IJ大数逻辑 输出ea= 1;否则Si值为1的个数小于t+1个时，大数逻辑输出ea = 0;其中，曰=1，2,…，32; 3)随机错误的纠正;根据公式 <,,,。=或'货6。计算得到纠正后的数据位dcuta。6.根据权利要求1所述一种保护32位存储器数据的低冗余正交拉下码扩展方法，其特 征在于:步骤四中采用大数逻辑译码算法纠正错误将步骤Ξ得到的码字C={dl，d2，-'，d32， Γ?，η，···，Γ36}中出现的1~t位的随机错误所对应的码字C'译出正确的数据cUta的具体过 程： 1) 计算校正子Si，公式为：中，1 = 1，2，-，，36;1为山矩阵的行数即冗余位的个数;(13/为码字(：'中第3个数据位;山/为码 字C'中第b个数据位;dc/为码字C'中第C个数据位;d/为码字C'中第d个数据位;d/为码字 C '中第e个数据位;d/码字C '中第f个数据位； da'为码字C'中第a个数据位，ri'为码字C'中第i个冗余位;C'为包含随机错误的码字； C' = {山'，d2'，...，d32'，ri'，Γ2'，...，Γ36' }; 2) 将根据步骤二扩展得到的Η'矩阵中第a个数据位参与计算的2t个校正子Si,将Si输入 到第a个大数逻辑判决器;若2t个校正子S冲，Si值为1的个数大于等于t+1个时，贝1J大数逻辑 输出ea= 1;否则Si值为1的个数小于t+1个时，大数逻辑输出ea = 0;其中，曰=1，2,…，32， 3) 随机错误的纠正:根据公式式W。= e。计算得到纠正后的数据位dcuta。
【文档编号】G06F11/10GK106095610SQ201610393856
【公开日】2016年11月9日
【申请日】2016年6月6日 公开号201610393856.9, CN 106095610 A, CN 106095610A, CN 201610393856, CN-A-106095610, CN106095610 A, CN106095610A, CN201610393856, CN201610393856.9
【发明人】肖立伊, 柳姗姗, 李 杰, 齐春华, 曹雪兵, 张荣生, 李林哲
【申请人】哈尔滨工业大学