集成电路Ul的74脚?87脚，集成电路U2B的195脚、197脚?201脚、203脚、205脚?208脚接集成电路Ul的94脚、93脚、91脚、142脚、157脚、156脚、155脚、144脚、160脚、139脚。集成电路U2C的105脚?108脚、110脚、112脚?115脚接集成电路Ul的138脚、137脚、53脚、136脚、145脚、148脚、90脚、58脚、59脚，集成电路U2C的151脚、152脚接通信电路。集成电路U2D的56脚?61脚、63脚、64脚、67脚?72脚、74脚?77脚、80脚?82脚、84脚、86脚?90脚、92脚、94脚?97脚、101脚?104脚依次接集成电路Ul的131脚?126脚、125脚、124脚、123脚?119脚、118脚?113脚、112脚?110脚、107脚、106脚?102脚、101脚、100脚?96脚、95脚、54脚?57脚。集成电路U2E的22脚通过电阻R3接地、123脚通过电阻R4接3V电源、26脚通过电阻R5接3V电源、121脚通过电阻R6接3V电源、125脚和126脚接地、20脚和21脚接flash电路。集成电路 U2F 的 7 脚、29 脚、42 脚、166 脚、172 脚、183 脚、194 脚、202 脚、109 脚、122 脚、136 脚、148脚、62脚、71脚、83脚、91脚、98脚接3V电源，集成电路U2F的32脚、66脚、79脚、120脚、178脚、190脚接1.2V电源。集成电路U2G的9脚、25脚、36脚、38脚、49脚、55脚、65脚、73 脚、78 脚、85 脚、93 脚、100 脚、111 脚、119 脚、124 脚、140 脚、153 脚、159 脚、167 脚、174脚、177脚、184脚、186脚、196脚、204脚接地。集成电路U2H的51脚、53脚、157脚、155脚接I.2V电源，集成电路U2H的52脚、54脚、50脚、158脚、156脚、154脚接地。
[0025]本实施例的通信电路由集成电路U4、电容Cl?电容C4、J2连接构成，集成电路U4的12脚接集成电路U2C的151脚、10脚接集成电路U2C的152脚、2脚接电容C2的一端、4脚接电容C2的另一端、5脚接电容C3的一端、6脚接电容C3的另一端、3脚接电容Cl的一端、7脚接电容C4的一端、9脚接插座J2的2脚、8脚接插座J2的4脚，集成电路U4的I脚和14脚以及18脚接地、20脚接3V电源，电容Cl的另一端接电容C4的另一端，插座J2的I脚和3脚接地。
[0026]本实施例的flash电路由集成电路U5构成，集成电路U5的型号为EPCS1。集成电路U5的I脚和5脚分别接集成电路U2A的2脚和I脚、7脚和8脚以及3脚接3V电源、4脚接地，集成电路U5的的6脚和2脚分别接集成电路U2E的21脚和22脚。
[0027]本实用新型的工作原理如下:
[0028]系统上电，电路开始初始化，集成电路U5加载硬件程序到集成电路U2A?集成电路U2H，由集成电路U2A的I脚和2脚以及集成电路U2E的20脚和21脚输入，完成集成电路U2A?集成电路U2H的硬件初始配置工作；集成电路Ul开始初始化，从集成电路U3读出初始的配置数据，由集成电路Ul的166脚输入，完成PCI Bus到Local Bus初始化配置。
[0029]电路正常工作，当计算机或者其他主控设备发送两个浮点数乘法运算命令时，首先，计算机或者其他主控设备通过PCI总线传输4字节的浮点数到插座J1，并通过集成电路Ul将数据传输到集成电路U2A?集成电路U2H，经局部总线控制逻辑发送到浮点数I寄存器。其次，再通过PCI总线传输4字节的浮点数数据，传输到浮点数2寄存器。然后，下一个时钟，进行内部硬件的浮点数运算电路:浮点数I与浮点数2进行浮点数乘法。最后，根据计算机或者其他主控设备的命令，对运算的结果做进一步处理:一是，将运算的结果回读到PCI总线；二是，启动RS232控制逻辑实例，由集成电路U2C的151脚输出到集成电路U4，再从集成电路U4的8脚输出到插座J2，通过插座J2输出浮点数运算的结果。
【主权项】
1.一种浮点数乘法运算控制器，其特征在于它具有: 对整机进行控制的FPGA电路； Flash电路，该电路与FPGA电路相连； 通信电路，该电路与FPGA电路相连； PCI电路，该电路与FPGA电路相连。
2.根据权利要求1所述的浮点数乘法运算控制器，其特征在于所述的FPGA电路为:集成电路U2A的43脚?48脚依次接集成电路Ul的159脚、152脚、154脚、135脚、151脚、143脚，集成电路U2A的41脚接集成电路Ul的146脚、30脚接集成电路Ul的149脚、31脚接集成电路Ul的150脚、33脚接集成电路Ul的134脚、34脚接集成电路Ul的158脚、35脚接集成电路Ul的163脚、37脚接集成电路Ul的153脚、I脚和2脚接Flash电路； 集成电路U2B的160脚?165脚接集成电路Ul的60脚、63脚?67脚，集成电路U2B的168脚?171脚接集成电路Ul的68脚、71脚?73脚，集成电路U2B的173脚、175脚、176脚、179脚?182脚、185脚、187脚?189脚、191脚?193脚接集成电路Ul的74脚?87脚，集成电路U2B的195脚、197脚?201脚、203脚、205脚?208脚接集成电路Ul的94脚、93 脚、91 脚、142 脚、157 脚、156 脚、155 脚、144 脚、160 脚、139 脚； 集成电路U2C的105脚?108脚、110脚、112脚?115脚接集成电路Ul的138脚、137脚、53脚、136脚、145脚、148脚、90脚、58脚、59脚，集成电路U2C的151脚、152脚接通信电路； 集成电路U2D的56脚?61脚、63脚、64脚、67脚?72脚、74脚?77脚、80脚?82脚、84脚、86脚?90脚、92脚、94脚?97脚、101脚?104脚依次接集成电路Ul的131脚?126脚、125脚、124脚、123脚?119脚、118脚?113脚、112脚?110脚、107脚、106脚?102脚、101脚、100脚?96脚、95脚、54脚?57脚； 集成电路U2E的22脚通过电阻R3接地、123脚通过电阻R4接3V电源、26脚通过电阻R5接3V电源、121脚通过电阻R6接3V电源、125脚和126脚接地、20脚和21脚接flash电路； 集成电路U2F的7脚、29脚、42脚、166脚、172脚、183脚、194脚、202脚、109脚、122脚、136脚、148脚、62脚、71脚、83脚、91脚、98脚接3V电源，集成电路U2F的32脚、66脚、79脚、120脚、178脚、190脚接1.2V电源； 集成电路U2G地端接地； 集成电路U2H的电源端接1.2V电源、地端接地； 集成电路U2A?集成电路U2H的型号为EP2C8Q208C8 ； 集成电路Ul的型号为PCI9054。
【专利摘要】一种浮点数乘法运算控制器，它具有：对整机进行控制的FPGA电路；Flash电路，该电路与FPGA电路相连；通信电路，该电路与FPGA电路相连；PCI电路，该电路与FPGA电路相连，本实用新型采用PCI协议、DMA方式传输，节省运算时间，浮点数的一切运算采用硬件实现，硬件电路可配置、调试方便、具有电路简单、使用方便可推广使用。
【IPC分类】G06F7-57
【公开号】CN204537115
【申请号】CN201520023013
【发明人】李增生, 党学立, 赵宣铭
【申请人】榆林学院
【公开日】2015年8月5日
【申请日】2015年1月13日