具有突发指示符的双同步电子设备的制造方法
【技术领域】
[0001]本公开内容涉及电子设备的领域，并且更特别地涉及具有先入先出存储器电路的双同步电子设备。
【背景技术】
[0002]在集成电路(IC)中，电路装置的电心跳(electrical heart beat)是时钟信号，并且它调节其中的多个电路的操作的节奏。在一些诸如片上系统(SoC)之类的相对复杂的IC中，可能存在复杂的系统用于在IC的不同模块(例如处理单元、存储器、外设以及其它专用单元)之间的通信，以便确保遵循系统性能规范。实际上，在特定SoC应用中，一些组件可能在不同时钟速度下操作。
[0003]在一些SoC应用中，IC可以包括在具有不同时钟频率的设备之间的先入先出(FIFO)队列。例如，FIFO队列可以被设置在诸如微处理器的第一设备与诸如外设或第二微处理器的第二设备之间，该第一设备在FIFO队列中写入信息，该第二设备从FIFO队列读取信息。每个设备以与其自身时钟的速率相等的速率在FIFO队列中读取和写入数据。FIFO队列的存在用于实现在SoC中具有不同时钟频率的两个域的共存。FIFO队列用作用于调节在不同时钟速度下工作的设备之间的数据流动的缓冲器。
[0004]参照图1至图2，现描述一种针对FIFO存储器队列200的方法。FIFO存储器队列200包括基于第一时钟信号操作的第一写入逻辑电路201、基于第二时钟信号操作的第二读取逻辑电路202、被耦合在这些逻辑电路之间的存储器核203以及同样被耦合在这些逻辑电路之间的指针同步化电路204。
[0005]指针同步化电路204包括从第一写入逻辑电路201接收写入使能信号的写入使能块210、被親合到写入使能块的第一二进制至格雷(b inary-to-Gray)编码器块211、被親合到第一二进制至格雷编码器块的第一触发器块212、被接连耦合到第一触发器块的第一块213a和第二块213b、被耦合到第二块的第一格雷至二进制(Gray-to-binary)编码器块223、以及被耦合到第一格雷至二进制编码器块并输出FIFO空闲信号的第一比较块214。指针同步化电路204包括从第二读取逻辑电路202接收读取脉冲的读取使能块221、被耦合到读取使能块的第二格雷至二进制编码器块222、被耦合到读取使能块的第二二进制至格雷编码器块220、被耦合到第二二进制至格雷编码器块的第二触发器块219、被接连耦合到第二触发器块的第一块218a和第二块218b、被耦合到第二块的第三格雷至二进制编码器块217、被耦合到第一触发器块212的第四格雷至二进制编码器块215、以及被耦合到第三格雷至二进制编码器块并向第一写入逻辑电路201输出FIFO完整信号的第二比较块216。
[0006]在该FIFO存储器队列200中，存储器核203在第一时钟域中被写入，并且在存储器核中仅一个位置可以在写入域周期中被推送。在第二时钟域中读取域从存储器核203每读取域周期一个位置地获取数据。
【实用新型内容】
[0007]本实用新型提供了一种双同步电子设备，其优点包括通过定制多时钟FIFO执行较快速的时钟域交叉、以及特别是当通信量成形(traffic shape)难以预测时可适用于若干半导体产品中。从而，可以解决包括为了保证这种信号的完整性而时钟域交叉可能在时延方面较差、在区域占用方面昂贵、在动态功率上耗散以及管理起来复杂的问题。
[0008]总体而言，双同步电子设备可以包括:FIF0存储器电路，被配置为存储数据；以及第一数字电路，被耦合到所述FIFO存储器电路并且被配置为:基于第一时钟信号和写指针来操作，向所述FIFO存储器电路写入数据突发，由此使得所述写指针跳转到新位置，以及在所述FIFO存储器电路中写入与所述新位置相关联的突发指示符。该双同步电子设备可以包括:第二数字电路，被耦合到所述FIFO存储器电路并被配置为:基于与所述第一时钟信号不同的第二时钟信号来操作，基于读指针，从所述FIFO存储器电路进行读取，以及基于所述突发指示符，将所述读指针同步到所述写指针。
[0009]在一些实施例中，第一数字电路可以被配置为将突发指示符作为标志位写入。在其它实施例中，第一数字电路可以被配置为将所述突发指示符作为字段值写入。所述字段值可以包括存储器值，并且突发值指示所述数据突发的长度。第二数字电路可以被配置为从所述FIFO存储器电路并行地读取多个字段值。第一数字电路可以被配置为在所述第一时钟信号的单个时钟周期中在所述FIFO存储器电路中的多个位置处进行写入。
[0010]更具体地，所述写指针跳转到所述新位置可以包括从当前位置的非连续跳转。存储器电路可以包括处理电路装置和存储器核，所述存储器核被耦合到所述处理电路装置并且被配置为存储用于在所述第一数字电路和所述第二数字电路之间进行传送的数据。例如，FIFO存储器电路可以包括16-128位双同步FIFO存储器。
【附图说明】
[0011]图1是根据现有技术的FIFO存储器队列的示意图。
[0012]图2是来自图1的FIFO存储器队列的指针同步化电路的示意图。
[0013]图3是根据本公开内容的双同步电子设备的不意图。
[0014]图4A至图4C是图示图3的双同步电子设备的操作的示图。
[0015]图5是根据本公开内容的双同步电子设备的另一实施例的不意图。
[0016]图6是图5的双同步电子设备的详细示意图。
【具体实施方式】
[0017]现在将在下面参照附图更充分地描述本公开内容，在附图中示出本实用新型的若干实施例。然而，本公开内容可以按照多种不同的形式来实施并且不应认为限于这里阐述的实施例。相反，这些实施例被提供以便本公开内容将是透彻和完整的，并且将向本领域技术人员完整地传递本公开内容的范围。在整个附图中，相同的标号指代相同的元件，并且在备选实施例中使用点撇符号来指示类似的元件。
[0018]在诸如用于移动和多媒体应用(智能电话/平板电脑、机顶盒、家庭网关等)的电路装置、微控制器、应用处理器之类的SoC产品中，典型地将数字逻辑划分成不同域。时钟域是SoC的数字部分，其中同步时序逻辑由专用时钟驱动。随后，通过双同步、多同步或异步技术来设计时钟域之间的通信，允许信号以安全方式从发射机穿行到接收机(即，信号必须稳定地并且互相相关地被接收)。为了保证这种信号的完整性，时钟域交叉可能在时延方面是较差的、在区域占用方面是昂贵的、在动态功率上是耗散的并且管理起来复杂。本公开内容可以提供一种用以通过定制多时钟FIFO执行较快速的时钟域交叉的方法以及一种特别是当通信量成形难以预测时可适用于若干半导体产品中的通用方法。
[0019]初始参照图3，现在描述根据本公开内容的双同步电子设备10。双同步电子设备10图示性地包括被配置为存储数据的FIFO存储器电路12、生成第一时钟信号的第一时钟14以及被耦合到FIFO存储器电路和第一时钟的第一数字电路11。双同步电子设备10图示性地包括生成第二时钟信号的第二时钟15以及被耦合到FIFO存储器电路12和第二时钟的第二数字电路13。
[0020]存储器电路12图示性地包括处理电路装置16和存储器核17，存储器核17被耦合到该处理电路装置并被配置为存储用于在第一数字电路11和第二数字电路13之间进行传送的数据。例如，FIFO存储器电路12可以包括16