一种超高频读写器的制造方法
【专利摘要】本实用新型公开了一种超高频读写器，包括PC端、电源模块、微控制器、基带处理器及天线；电源模块的输出端分别与微控制器和基带处理器的输入端电连接，微控制器的输出端与PC端的输入端连接，微控制器与基带处理器双向通信连接，基带处理器与天线双向通信连接。本实用新型所述微控制器由STM32F105RC控制芯片组成。所述微控制器包括相互连接的电源电路、复位电路、时钟电路、启动配置电路及调试接口。微处理器上还设置网口模块，通过SPI接口与微处理器连接。基带处理器与天线之间设置射频识别模块。本实用新型的结构简单，成本低，且操作便捷，节约了用户的时间，提高了读写效率，从而节约了生产成本和使用成本，带来较好的经济效益。
【专利说明】
一种超高频读写器
技术领域
[0001] 本实用新型涉及读写器，特别是涉及一种超高频读写器。
【背景技术】
[0002] 现有技术中的超高频读写器使用分立元件搭建，使用分立元件搭建的超高频读写 器，与采用集成模块相比，不仅可以降低成本，而且性能不逊市面上的读写器，还可以设计 实现私有功能。
[0003] 其硬件电路主要包括三个模块：电源管理、基带处理、射频前端。其中射频前端包 括发射链路以及接收链路。系统框图如图1所示:基带处理器主要相当于一个协议处理器， 主要负责数据处理和存储，主要功能为编码/译码。射频前端包括发射链路和接收链路，发 射链路主要负责对(基带处理器已编码)基带信号的调制，功率放大然后通过天线发射出 去。接收链路主要负责对天线接收到的信号进行检波，并将检测到的小信号进行放大后送 入给基带处理器进行处理(译码、识别）。其中软件设计主要模块包括:系统控制模块、协议 处理模块、编解码模块以及上位机通信接口模块。
[0004] 但现有的结构比较复杂，成本较高，操作不方便，给用户带来不同程度的麻烦，如 何解决这些问题成为本领域技术人员不断探索的技术问题。 【实用新型内容】
[0005] 本实用新型的目的在于克服现有技术的不足，提供一种超高频读写器，结构简单， 成本低。
[0006] 为了达到上述目的，本实用新型采用的技术方案是：
[0007] -种超高频读写器，包括PC端、电源模块、微控制器、基带处理器及天线；电源模块 的输出端分别与微控制器和基带处理器的输入端电连接，微控制器的输出端与PC端的输入 端连接，微控制器与基带处理器双向通信连接，基带处理器与天线双向通信连接。
[0008] 作为本实用新型的较佳实施例，本实用新型所述微控制器由STM32F105RC控制芯 片组成。
[0009] 作为本实用新型的较佳实施例，本实用新型所述STM32F105RC控制芯片包括2.0~ 3.6V供电电压、采用ARM 32位ContexTM-M3内核、最大72MHz的时钟频率、1.25DMIP/MHZ、单 周期除法和硬件乘法、256KB Flash、64KB SRAM;且包括2个I2C接口，3个SPI接口，2个CAN接 口，1个USB2.0接口。
[0010] 作为本实用新型的较佳实施例，本实用新型所述微控制器包括相互连接的电源电 路、复位电路、时钟电路、启动配置电路及调试接口。
[0011]作为本实用新型的较佳实施例，本实用新型所述电源电路包括VDD引脚、VBAT引 脚、VDDA引脚及VREF+引脚；
[0012] VDD引脚连接至外部稳压电容，至少连接5个IOOnF陶瓷电容和1个4.7uF钽电容； [0013] VBAT引脚连接至外部电源模块或连接到VDD引脚，串联一IOOnF陶瓷电容；
[0014] VDDA引脚连接至两个稳压电容，稳压电容包括1个IOnF陶瓷电容和1个IuF钽电容；
[0015] VREF+引脚连接至VDDA引脚。
[0016] 作为本实用新型的较佳实施例，本实用新型所述复位电路包括依次相互连接的外 部复位电路、异步复位引脚NRST、过滤器filter、脉冲发生器及可变电阻R0N，外部复位电路 由复位开关及电容并联组成，外部复位电路连接异步复位引脚NRST的一端，异步复位引脚 NRST的另一端连接过滤器filter;异步复位引脚NRST与过滤器filter之间设置一上拉可调 电阻RON及一脉冲发生器，可调电阻RON的另一端连接VDD引脚。
[0017] 作为本实用新型的较佳实施例，本实用新型所述时钟电路包括并联的第一时钟源 和第二时钟源;第一时钟源包括并联的HIS高速振荡时钟、HIE高速振荡时钟及PLL时钟，第 二时钟源包括并联的32KHz内部低速RC及32.768KHZ的低速外部晶体。
[0018]作为本实用新型的较佳实施例，本实用新型所述启动配置电路通过B00T[1:0]弓丨 脚来配置，包括用户Flash存储器配置、系统存储器配置及内嵌SRAM。
[0019] 作为本实用新型的较佳实施例，本实用新型所述微控制器上还设置网口模块，通 过SPI接口与微控制器连接。
[0020] 作为本实用新型的较佳实施例，本实用新型所述的基带处理器与天线之间设置射 频识别t吴块。
[0021] 与现有技术相比，本实用新型的有益效果是:结构简单，成本低，且操作便捷，节约 了用户的时间，提高了读写效率，从而节约了生产成本和使用成本，带来较好的经济效益。
【附图说明】
[0022]图1为现有技术的结构不意图；
[0023] 图2为本实用新型的整体结构示意图；
[0024] 图3为本实用新型的射频识别模块结构示意图；
[0025] 图4为本实用新型的微控制器结构示意图；
[0026] 图5为本实用新型的电源电路结构示意图；
[0027] 图6为本实用新型的复位电路结构示意图；
[0028] 图7为本实用新型的时钟电路结构不意图；
[0029] 图8为本实用新型的启动配置电路结构示意图；
[0030] 图9为本实用新型的调试接口结构示意图；
[0031] 图10为本实用新型的网口模块结构示意图。
【具体实施方式】
[0032] 本实用新型的主旨在于克服现有技术的不足，提供一种超高频读写器，实现超高 频读写，且成本低。下面结合实施例参照附图进行详细说明，以便对本实用新型的技术特征 及优点进行更深入的诠释。
[0033] 本实用新型的整体结构示意图如图2所示，一种超高频读写器，包括PC端、电源模 块、微控制器、基带处理器及天线；电源模块的输出端分别与微控制器和基带处理器的输入 端电连接，微控制器的输出端与PC端的输入端连接，微控制器与基带处理器双向通信连 接，基带处理器与天线双向通信连接。
[0034] 优选地，本实用新型所述的基带处理器与天线之间设置射频识别模块，本实用新 型的射频识别模块结构示意图如图3所示，射频识别模块由R2000分立器件方案更改为 ThingMagic M6e集成模块。Thingmagic Mercury6e(M6e)是一款小型、1 瓦、4个端口（4通道） 的嵌入式超高频RFID读写器模组。
[0035] 本实用新型的微控制器结构示意图如图4所示，本实用新型所述微控制器由 STM32F105RC控制芯片组成。所述STM32F105RC控制芯片包括2.0~3.6V供电电压、采用ARM 32位ContexTM-M3内核、最大72MHz的时钟频率、1.25DMIP/MHz、单周期除法和硬件乘法、 256KB Flash、64KB SRAM;且包括2个I2C接口，3个SPI接口，2个CAN接口，1个USB2.0接口。本 实用新型所述微控制器包括相互连接的电源电路、复位电路、时钟电路、启动配置电路及调 试接口。
[0036] 本实用新型的电源电路结构示意图如图5所示，所述电源电路包括VDD引脚、VBAT 引脚、VDDA引脚及VREF+引脚;VDD引脚连接至外部稳压电容，至少连接5个I OOnF陶瓷电容和 1个4.7uF钽电容;VBAT引脚连接至外部电源模块或连接至IjVDD引脚，串联一IOOnF陶瓷电容； VDDA引脚连接至两个稳压电容，稳压电容包括1个IOnF陶瓷电容和1个IuF钽电容;VREF+引 脚连接至VDDA引脚，特别的，VREF+可以连接到VDDA。如果单独由外部电压供给VREF+，需要 旋转2个IOnF及1个IuF电容到这个引脚。无论何种情况，2.0〈VREF〈VDDA。
[0037] 微控制器VDD需要2.0~3.6V的工作电源。根据不同的工作模式，有两种供电方式， 一种是适配器供电，通过稳压器提供电压；另一种是通过电池供电。其中电池是主要是用于 掉电备份。同时电池也连接到RTC单元，以确保主电源关闭后RTC仍能正常工作。由嵌入于复 位模块中的掉电复位电路控制切换到电池供电。微控制器内部的稳定器工作于三种模式， 一是运行模式，稳压器全功率提供1.8V电压（内核、内存、数字外设），二是停止模式，稳压 器微功率提供1.8V电压，保持寄存器及SRAM的内容。三是待机模式，稳压器掉电，寄存器、 SRAM内容丢失，与待机电路及备份电路有关的除外。需要注意的是，如果没有用到外部电 池，VBAT应连接到VDD。
[0038] 本实用新型的复位电路结构示意图如图6所示，本实用新型所述复位电路包括依 次相互连接的外部复位电路、异步复位引脚NRST、过滤器filter、脉冲发生器及可变电阻 R0N，外部复位电路由复位开关及电容并联组成，外部复位电路连接异步复位引脚NRST的一 端，异步复位引脚NRST的另一端连接过滤器f i Iter;异步复位引脚NRST与过滤器f i Iter之 间设置一上拉可调电阻RON及一脉冲发生器，可调电阻RON的另一端连接VDD引脚。系统复位 由以下事件触发:NRRST引脚上出现一段低电平(外部复位），window watchdog可编程看门 狗复位，Independent watchdog独立看门狗复位，软件复位，以及低压复位。
[0039] 本实用新型的时钟电路结构示意图如图7所示，本实用新型所述时钟电路包括并 联的第一时钟源和第二时钟源；第一时钟源包括并联的HIS高速振荡时钟（High Speed Internal Clock Signal)、HIE高速振荡时钟（High Speed External Clock Signal)及PLL 时钟(Phase Locked Loop)。第二时钟源包括并联的32KHz内部低速RC及32.768KHz的低速 外部晶体。32KHz内部低速RC(Low Speed Internal RC，简称LSI RC)，用于驱动独立看门狗 以及RTC的自动唤醒。32·768ΚΗζ的低速外部晶体(Low Speed External Crystal，简称LSE Crystal)，可用于驱动RTC时钟。如图6所示，第一时钟源和第二时钟源中的每个时钟源均可 以独立打开或关闭，以改善功耗。
[0040] HSE OSC模块，高速外部时钟信号可以由两种时钟源产生，一种是外部晶体振荡器 或陶瓷谐振器，一种是外部时钟。在此次设计中我们采用8MHz晶体，其优点是可以产生高精 度系统时钟。晶体及负载电容应尽可能地靠近芯片引脚，以最小化输出失真及减少启动稳 定时间。负载电容的选取需要根据晶体手册及寄生电容。
[0041] LSE OSC模块，外部低速时钟信号可以由两种时钟源产生，一种是外部晶体振荡器 或陶瓷谐振器，一种是外部时钟。无论使用何种时钟源必须是32.768KHZ。（如果要低功耗模 式)建议使用32.768KHz晶体，其优点是可以产生高精度系统时钟。
[0042I 本实用新型的启动配置电路结构示意图如图8所示，所述启动配置电路通过BOOT [1: 0]引脚来配置，包括用户Flash存储器配置、系统存储器配置及内嵌SRAM。
L〇〇44」因此对于B00T[1:0]需要外置上下拉电路，通过拨码开关来调整状态。如图4所示 SWl为拨码开关，D8/D9为B00T[1:0]，开关断开，则上拉，闭合则下接，因此可以通过改变开 关的通断来调整B00T[1:0]的值。
[0045] 嵌入式Boot Loader模式用于通过1个串行接口（通常为UART)实现flash编程，这 个模式在ST生产芯片的时候已经固化到内存中。
[0046]本实用新型的调试接口结构示意图如图9所示，所述微控制器上还设置网口模块 及调试接口，通过SPI接口与微控制器连接。
[0047] STM32F10xxx内核集成了串行线调试接口及JTAG调试接口，这两个调试接口引脚 复用。
[0048]本实用新型的网口模块结构示意图如图10所示，网口模块是一个硬件集成TCP/IP 的嵌入式以太网控制器，它提供高速SPI接口实现与其它嵌入式系统更加简便的互联。其特 性如下：支持硬件TCP/IP协议:TCP，UDP，ICMP，IPv4，ARP，IGMP，PPPoE;支持8个端口独立 (Socket)同时通讯;支持掉电模式及网络唤醒;支持高速串行外设接口（SPI模式0，3)，最高 80Mbps;内部32K字节收发缓存；内嵌以太网数据链路层(MAC)及lOBaseT/lOOBaseT物理层 (PHY) ;3.3V工作电压，1/0口可承受5V电压；工作温度为-45~80°C工业级。网口隔离变压 器选用HR911105A，主要有三个功能:A)满足IEEE 802.3电气隔离要求;B)无失真传输以太 网信号;C)EMI抑制。
[0049]通过以上实施例中的技术方案对本实用新型进行清楚、完整的描述，显然所描述 的实施例为本实用新型一部分的实施例，而不是全部的实施例。基于本实用新型中的实施 例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于 本实用新型保护的范围。
【主权项】
1. 一种超高频读写器，其特征在于：包括PC端、电源模块、微控制器、基带处理器及天 线；电源模块的输出端分别与微控制器和基带处理器的输入端电连接，微控制器的输出端 与PC端的输入端连接，微控制器与基带处理器双向通信连接，基带处理器与天线双向通信 连接。2. 根据权利要求1所述的超高频读写器，其特征在于:所述微控制器由STM32F105RC控 制芯片组成。3. 根据权利要求2所述的超高频读写器，其特征在于:所述STM32F105RC控制芯片包括 2.0~3.6V供电电压、采用ARM 32位ContexTM-M3内核、最大72MHz的时钟频率、1.25DMIP/ MHz、单周期除法和硬件乘法、256KB Flash、64KB SRAM;且包括2个I2C接口，3个SPI接口，2 个 CAN接口，1个USB2 · 0接口。4. 根据权利要求2所述的超高频读写器，其特征在于:所述微控制器包括相互连接的电 源电路、复位电路、时钟电路、启动配置电路及调试接口。5. 根据权利要求4所述的超高频读写器，其特征在于:所述电源电路包括VDD引脚、VBAT 弓丨脚、VDDA引脚及VREF+引脚； VDD引脚连接至外部稳压电容，至少连接5个100nF陶瓷电容和1个4.7uF钽电容； VBAT引脚连接至外部电源模块或连接到VDD引脚，串联一 1 OOnF陶瓷电容； VDDA引脚连接至两个稳压电容，稳压电容包括1个1 OnF陶瓷电容和1个luF钽电容； VREF+引脚连接至VDDA引脚。6. 根据权利要求4所述的超高频读写器，其特征在于:所述复位电路包括依次相互连接 的外部复位电路、异步复位引脚NRST、过滤器filter、脉冲发生器及可变电阻R0N，外部复位 电路由复位开关及电容并联组成，外部复位电路连接异步复位引脚NRST的一端，异步复位 引脚NRST的另一端连接过滤器filter;异步复位引脚NRST与过滤器filter之间设置一上拉 可调电阻RON及一脉冲发生器，可调电阻RON的另一端连接VDD引脚。7. 根据权利要求4所述的超高频读写器，其特征在于:所述时钟电路包括并联的第一时 钟源和第二时钟源；第一时钟源包括并联的HIS高速振荡时钟、HIE高速振荡时钟及PLL时 钟，第二时钟源包括并联的32KHz内部低速RC及32.768KHZ的低速外部晶体。8. 根据权利要求4所述的超高频读写器，其特征在于:所述启动配置电路通过B00T[1: 〇]引脚来配置，包括用户Flash存储器配置、系统存储器配置及内嵌SRAM。9. 根据权利要求3所述的超高频读写器，其特征在于：所述微控制器上还设置网口模 块，通过SPI接口与微控制器连接。10. 根据权利要求1-9中任一项所述的超高频读写器，其特征在于:所述的基带处理器 与天线之间设置射频识别模块。
【文档编号】G06K17/00GK205427883SQ201521025173
【公开日】2016年8月3日
【申请日】2015年12月11日
【发明人】王瑜辉, 赵朝源, 高德威, 张超, 尹周平, 陈绪兵
【申请人】东莞思谷数字技术有限公司