基于vim接口的dsp处理器系统的制作方法
【专利摘要】本实用新型公开了一种基于VIM接口的DSP处理器系统。其包括：母板电路，其为DSP处理器与VIM接口的公头或母头电连接；子板电路，其为DSP外围电路与所述VIM接口的相对应的母头或公头电连接；所述母板电路通过VIM接口的公头或母头与子板电路的VIM接口的相对应的母头或公头对应电连接，以实现母板与子板之间的数据传输。本实用新型采用子母板结构，使用灵活，数据传输速度快，母板和子板有着统一的VIM接口，能保持接口的兼容性，并且在母板卡上可更换多种不同处理速度的DSP处理器，为设计者提供高性能处理能力的同时，能大大减少硬件设计的工作量而加快课题的研制进度，并且促进了VIM总线系统的应用。
【专利说明】
基于VIM接口的DSP处理器系统
技术领域
[0001]本实用新型涉及DSP处理器开发领域，更具体地说，本实用新型涉及一种基于VM接口的DSP处理器系统。
【背景技术】
[0002]DSP芯片，也称数字信号处理器，DSP处理器，是一种特别适合于进行数字信号处理运算的微处理器，DSP处理器是专门适用高速、实时、密集的数字信号处理运算而发展起来的，近些年来，DSP在通信、军事、图像/语音信号处理、高性能计算、高精度伺服控制、医疗器械等方面的运用日益增长。
[0003]TMS320C6000系列DSP是德州仪器公司推出的定点、浮点系列DSP，是目前国际上性能最高的DSP之一，其卓越的性能使得它在传统的DSP领域、雷达、无线电基站等高端领域，以及宽带媒体、身份识别等新兴领域都有很好的应用前景。但是，随着DSP性能和功能的不断增强，应用系统的设计越来越复杂。C6000系列的DSP芯片几乎都是BGA封装，硬件开发难度大，尤其是进行PCB设计时费时费力，并且，DSP系统外围单元(例如数据采集模块、数据还原模块等)传输数据的速度与DSP芯片本身的处理速度已经越来越成为设计一个高速实时数字信号处理系统的瓶颈。要将DSP的性能充分释放出来，合理的板级设计是DSP系统开发人员面临的一个关键性的问题。
[0004]如何把TI公司的C6000系列DSP芯片快速地运用到产品中是我们不得不面临的问题。为了解决这一难题，本专利引入了 PENTEK公司定义的V頂总线接口规范，设计了一种满足32位数据宽度的通用DSP系统板卡;并且，为了能够使用C6000中的64位数据宽度的高性能DSP处理器(例如C64XX系列)，我们对32位VIM总线规范进行了修改扩充，我们把它称为“64位V頂总线”。
【实用新型内容】
[0005]本实用新型的一个目的是解决至少上述问题和/或缺陷，并提供至少后面将说明的优点。
[0006]本实用新型另一个目的就是提供一种基于VM接口的DSP处理器系统，其采用子母板结构，使用灵活，数据传输速度快，母板和子板有着统一的VIM接口，也可以根据需要设定一致的外形尺寸，能保持接口的兼容性，并且在母板卡上可更换多种不同处理速度的DSP处理器，从而可以针对不同的应用方向，在为设计者提供高性能处理能力的同时，能大大减少硬件设计的工作量而加快课题的研制进度，并且促进了 V頂总线系统的应用。
[0007]为了实现本实用新型的这些目的和其他优点，一种基于V頂接口的DSP处理器系统包括:
[0008]母板电路，其为DSP处理器与V頂接口的公头或母头电连接；
[0009]子板电路，其为DSP外围电路与所述V頂接口的相对应的母头或公头电连接；
[0010]所述母板电路通过VIM接口的公头或母头与子板电路的VIM接口的相对应的母头或公头对应电连接，以实现母板与子板之间的数据传输。
[0011]优选的是，所述DSP外围电路为ADC电路、DAC电路或音视频处理电路的一种或两种以上并联组合。
[0012]优选的是，所述DSP外围电路与FPGA、FIF0存储器或随机存储器的一种或两种以上电连接。
[0013]优选的是，所述DSP外围电路为两并联电路与所述VIM接口的相对应的母头或公头电连接，其中一路为第一 DSP外围电路经过第一 FPGA和FIFO存储器与所述V頂接口的相对应的母头或公头电连接，另一路为第二 DSP外围电路经过第二 FPGA和随机存储器与所述V頂接口的相对应的母头或公头电连接。
[0014]优选的是，所述第一 DSP外围电路为ADC电路，所述第二 DSP外围电路为DAC电路。
[0015]优选的是，所述母板电路上的DSP处理器和V頂接口的公头或母头的数目都为n，所述子板电路上的V頂接口的相对应的母头或公头的数目为m，其中η 2 m，n和m为自然数。
[0016]优选的是，所述n=m = 2。
[0017]优选的是，所述V頂接口为32位V頂总线接口或64位V頂总线接口。
[0018]优选的是，所述32位V頂总线接口的随机存储器接口给DSP处理器提供32位数据宽度和16位地址，采用异步读/写模式;所述32位V頂总线接口的FIFO存储器接口给DSP处理器提供32位数据宽度和状态控制线，采用异步读/写模式。
[0019]优选的是，所述64位VIM总线接口是在所述32位VIM总线接口的基础上，将所述FIFO接口的32位数据线扩展了所述64位VM总线接口的高32位数据线，将所述FIFO存储器接口的读/写和状态控制线用来扩展高4位地址线和/CE2、/CE3片选控制信号和备用1/0，给DSP处理器提供64位数据宽度和20位地址。
[0020]本实用新型至少包括以下有益效果:本实用新型通过采用子母板结构，使用灵活，数据传输速度快，母板和子板有着统一的VM接口，能保持接口的兼容性，并且在母板卡上可更换多种不同处理速度的DSP处理器，从而可以针对不同的应用方向，在为设计者提供高性能处理能力的同时，能大大减少硬件设计的工作量而加快课题的研制进度，使VIM总线规范从理论真正应用到了实际，而且这种板卡结构可以大大节约开发DSP系统的时间尤其是画PCB的时间，并且促进了V頂总线系统的应用，子母板可以根据需要设定一致的外形尺寸，例如做成6U尺寸的CPCI板卡等。本系统引入了 FPGA使电路更灵活，更能应用于多种不同场合，第一FPGA与第二FPGA都使用外部的控制信号(外部时钟、外部触发等等)，因此整个模块有较好的灵活性，使这种结构可以应用于不同的场合。母板卡上的DSP芯片同时也可以经过对应的V頂接口对FPGA中的寄存器进行访问，而通过这些寄存器，DSP可以实现对FPGA以及整个子板的控制和通信。并且还对32位V頂总线规范做了补充扩展，使其能够适用于TI公司C6000系列具有64位数据处理能力的DSP芯片。
【附图说明】
[0021 ]图1为本实用新型的一种实现形式的子母板示意图；
[0022]图2为本实用新型的另一种实现形式的子母板示意图；
[0023]图3为本实用新型的一种实现形式的信号流程图；
[0024]图4为本实用新型的另一种实现形式的信号流程图；
[0025]图5为本实用新型的的32位V頂总线接口示意图；
[0026]图6为本实用新型的的64位V頂总线接口示意图。
【具体实施方式】
[0027]下面结合附图对本实用新型做进一步的详细说明，以令本领域技术人员参照说明书文字能够据以实施。
[0028]图1为本实用新型一种基于V頂接口的DSP处理器系统的一种实现形式，其包括:
[0029]母板电路，其为DSP处理器与V頂接口的公头或母头电连接；
[0030]子板电路，其为DSP外围电路与所述VIM接口的相对应的母头或公头电连接；
[0031]所述母板电路通过VIM接口的公头或母头与子板电路的VIM接口的相对应的母头或公头对应电连接，以实现母板与子板之间的数据传输。本实现方式的所述母板电路上的DSP处理器和V頂接口的公头或母头的数目都为2，所述子板电路上的V頂接口的相对应的母头或公头的数目也为2。
[0032 ]特别的是，所述DSP外围电路可以是ADC电路、DAC电路或音视频处理电路的一种，或者是ADC电路与DAC电路并联、ADC电路与音视频处理电路并联、ADC电路与DAC电路与音视频处理电路并联、DAC电路与音视频处理电路并联等组合，以实现DSP外围电路给DSP处理器传输数据进行所需的处理，或者DSP外围电路给DSP处理器传输数据进行所需的处理后给予DSP外围电路相应的输出，还能将经过处理后的数据再进一步所需处理等。
[0033]特别的是，所述DSP外围电路与FPGA、FIF0存储器或随机存储器的一种或两种以上电连接，比如说是DAC电路与FPGA电连接后与V頂接口的相对应的母头或公头电连接;DAC电路与FPGA和FIFO存储器依次电连接后与V頂接口的相对应的母头或公头电连接;ADC电路与FPGA和随机存储器依次电连接后与VM接口的相对应的母头或公头电连接;ADC电路与FPGA电连接后与V頂接口的相对应的母头或公头电连接;或者DAC电路与FPGA和FIFO存储器依次电连接得电路一，ADC电路与FPGA和随机存储器依次电连接得电路二，然后将电路一与电路二并联后与VIM接口的相对应的母头或公头电连接。
[0034]图3和图4为本实用新型一种基于V頂接口的DSP处理器系统的两种实现形式，相似的是所述DSP外围电路为两并联电路与所述VIM接口的相对应的母头或公头电连接，其中一路为第一 DSP外围电路经过第一 FPGA和FIFO存储器与所述V頂接口的相对应的母头或公头电连接，另一路为第二 DSP外围电路经过第二 FPGA和随机存储器与所述VM接口的相对应的母头或公头电连接。
[0035]图3为本实用新型的一种实现方式的信号流程图，所述第一DSP外围电路选择为ADC电路，所述第二 DSP外围电路选择为DAC电路。ADCl和ADC2产生的数据经过第一 FPGA分别送至FIFO存储器I和FIFO存储器2进行缓存(正是由于FIFO的存在或者说这个系统中引入了FIFO，解决了DSP本身的处理速度与DSP外围电路传输数据的速度不匹配的问题)，这2路FIFO的数据来自同一总线，但是写入信号、复位信号等控制信号都是独立的，由第一FPGA提供，因此可以灵活控制写入FIFO的数据。
[0036]2路FIFO存储器I和FIFO存储器2均通过对应的VM接口的FIFO存储器接口给母板卡上对应的DSP处理器I和DSP处理器2提供数据，每个V頂接口总线上除了FIFO存储器接口，还有分别有对应的随机存储器接口与双口 RAMl和双口 RAM2连接，使得经过DSP处理器I和DSP处理器2处理后的数据可以通过双口 RAMl和双口 RAM2输出到第二FPGA，由第二FPGA将双口 RAMl和双口 RAM2的数据以一定的方式送至对应的DACl和DAC2电路实现数据的还原。
[0037]图4为本实用新型的另一种实现方式的信号流程图，所述第一DSP外围电路选择为ADC电路，所述第二 DSP外围电路选择为DAC电路。ADC产生的数据经过第一 FPGA分别送至FIFO进行缓存(正是由于FIFO的存在或者说这个系统中引入了FIFO，解决了DSP本身的处理速度与DSP外围电路传输数据的速度不匹配的问题)，这FIFO的数据来自同一总线，但是写入信号、复位信号等控制信号都是独立的，由第一FPGA提供，因此可以灵活控制写入FIFO的数据。FIFO均通过V頂接口 D的FIFO存储器接口给母板卡上的DSP处理器提供数据，每个VM接口总线上除了FIFO存储器接口外，还有分别有随机存储器接口与双口 RAM连接，使得经过DSP处理后的数据通过双口 RAM输出到第二FPGA，由第二FPGA将双口 RAM的数据以一定的方式送至DAC电路实现数据的还原。
[0038]图3，图4中使用的双口RAM，可以选用SRAM、DMA存储控制器等等不同类型的随机存储器替换。第一 FPGA与第二 FPGA都使用外部的控制信号，例如外部时钟、外部触发等(图中未画出)，因此整个模块有较好的灵活性，使这种结构可以应用于不同的场合。母板卡上的DSP芯片同时也可以经过对应的V頂接口对FPGA中的寄存器进行访问，而通过这些寄存器，DSP可以实现对FPGA以及整个子板的控制和通信。
[0039]图2中所述母板电路上的DSP处理器和V頂接口的公头或母头的数目都为n，所述子板电路上的V頂接口的相对应的母头或公头的数目为m，其中η > m，n和m为自然数。图1和图3中选择n=m = 2，图4中选择n=m = I，视情况而定，母板上的VIM接口可以留空，有剩余。
[0040]图5中示出了所述VM接口为32位VM总线接口，图6中示出了所述VM接口为64位VIM总线接口。
[0041 ]图5中所述32位V頂总线接口的随机存储器接口给DSP处理器提供32位数据宽度和16位地址，采用异步读/写模式;所述32位VM总线接口的FIFO存储器接口给DSP处理器提供32位数据宽度和状态控制线，采用异步读/写模式。具体来说，32位VIM总线接口包括:随机存储数据接口，FIF0存储器接口和高速同步串行接口。随机存储数据接口(Random AccessInterface)与TI公司C6000系列DSP的EMIF(External Memory Interface)总线可以直接连接，可以提供32位数据宽度和16位地址，采用异步读/写模式。FIFO存储器接口可以是双向FIFO存储器接口(B1-Direct1nal FIFO Interface)，其实现将一个同步双向FIFO存储器(例如:IDT72V3644)与TI公司C6000系列DSP连接，DSP可以用HP1、XBUS或EMIF总线与FIFO存储器接口连接。高速同步串行接口(Serial Port)可以与TI公司C6000系列DSP的McBSPs(Multichannel Buffered Serial Ports)直接连接。所有的接口按具体的使用要求与不同的应用场合可进行减裁。
[0042]图6中所述64位VM总线接口是在所述32位VM总线接口的基础上，将所述FIFO接口的32位数据线扩展了所述64位VM总线接口的高32位数据线，将所述FIFO存储器接口的读/写和状态控制线用来扩展高4位地址线和/CE2、/CE3片选控制信号和备用1/0，给DSP处理器提供64位数据宽度和20位地址。具体来说，64位VM总线接口包括:随机存储数据接口和高速同步串行接口。其把原来32位VM总线的FIFO存储器接口去掉，使用FIFO存储器接口的32位数据线扩展了C64XX的高32位数据线。FIFO存储器接口的读/写和状态控制信号用来扩展高4位地址线和/CE2、/CE3片选控制信号和备用1/0。64位V頂总线有64位数据宽度和20位地址，存储器寻址空间高达64M位，可使用同步/异步存储器接口，并且这种修改没有改变VM总线的兼容性。
[0043]尽管本实用新型的实施方案已公开如上，但其并不仅仅限于说明书和实施方式中所列运用，它完全可以被适用于各种适合本实用新型的领域，对于熟悉本领域的人员而言，可容易地实现另外的修改，因此在不背离权利要求及等同范围所限定的一般概念下，本实用新型并不限于特定的细节和这里示出与描述的图例。
【主权项】
1.一种基于V頂接口的DSP处理器系统，其特征在于，包括: 母板电路，其为DSP处理器与V頂接口的公头或母头电连接； 子板电路，其为DSP外围电路与所述VIM接口的相对应的母头或公头电连接； 所述母板电路通过VIM接口的公头或母头与子板电路的VIM接口的相对应的母头或公头对应电连接，以实现母板与子板之间的数据传输。2.根据权利要求1所述的基于VM接口的DSP处理器系统，其特征在于，所述DSP外围电路为ADC电路、DAC电路或音视频处理电路的一种或两种以上并联组合。3.根据权利要求2所述的基于VM接口的DSP处理器系统，其特征在于，所述DSP外围电路与FPGA、FIFO存储器或随机存储器的一种或两种以上电连接。4.根据权利要求3所述的基于VM接口的DSP处理器系统，其特征在于，所述DSP外围电路为两并联电路与所述V頂接口的相对应的母头或公头电连接，其中一路为第一 DSP外围电路经过第一 FPGA和FIFO存储器与所述VM接口的相对应的母头或公头电连接，另一路为第二 DSP外围电路经过第二 FPGA和随机存储器与所述V頂接口的相对应的母头或公头电连接。5.根据权利要求4所述的基于VM接口的DSP处理器系统，其特征在于，所述第一DSP外围电路为ADC电路，所述第二 DSP外围电路为DAC电路。6.根据权利要求5所述的基于VM接口的DSP处理器系统，其特征在于，所述母板电路上的DSP处理器和V頂接口的公头或母头的数目都为n，所述子板电路上的V頂接口的相对应的母头或公头的数目为m，其中η 2 m，η和m为自然数。7.根据权利要求6所述的基于V頂接口的DSP处理器系统，其特征在于，所述n=m=2。8.根据权利要求1-7任一项所述的基于VM接口的DSP处理器系统，其特征在于，所述V頂接口为32位V頂总线接口或64位V頂总线接口。9.根据权利要求8所述的基于VM接口的DSP处理器系统，其特征在于，所述32位VM总线接口的随机存储器接口给DSP处理器提供32位数据宽度和16位地址，采用异步读/写模式;所述32位VM总线接口的FIFO存储器接口给DSP处理器提供32位数据宽度和状态控制线，采用异步读/写模式。10.根据权利要求9所述的基于V頂接口的DSP处理器系统，其特征在于，所述64位VM总线接口是在所述32位VM总线接口的基础上，将所述FIFO接口的32位数据线扩展了所述64位V頂总线接口的高32位数据线，将所述FIFO存储器接口的读/写和状态控制线用来扩展高4位地址线和/CE2、/CE3片选控制信号和备用1/0，给DSP处理器提供64位数据宽度和20位地址。
【文档编号】G06F15/78GK205486096SQ201620251542
【公开日】2016年8月17日
【申请日】2016年3月29日
【发明人】覃团发, 董鹏琳, 胡永乐, 沈湘平, 陈俊江
【申请人】广西大学, 润建通信股份有限公司