一种基于cpu的处理控制电路的制作方法
【专利摘要】本实用新型实施例提供了一种基于CPU的处理控制电路，包括处理模块、CPU和多个内存颗粒，所述处理模块直接对多个所述内存颗粒进行相位调整及阻抗动态调整，即处理模块代替CPU对多个内存颗粒进行了优化，减轻了CPU的负载，提高了CPU的效率，从而解决了CPU需要针对每一个内存颗粒进行优化，导致CPU的负载增加及降低了CPU的效率的问题。
【专利说明】
一种基于CPU的处理控制电路
技术领域
[0001]本实用新型涉及控制电路，特别是涉及一种基于CPU的处理控制电路。【背景技术】
[0002]目前，国产CPU(中央处理器)的信号是直接连接到多个内存颗粒上的，由于每个内存颗粒之间都有一定的间隔，导致信号线的长度各不一样，其中位于最远端的信号线长度最长，信号最弱；同时存在着相位差，信号失真等问题，因此导致传输的数据判别错误，特别是工作在较高的频率上，问题更加严重，从而大大降低了效率。
[0003]然而，CPU通过timing来进行参数调整并优化一部分信号，CPU需要针对每一个内存颗粒进行优化，导致CPU的负载增加及降低了 CPU的效率。【实用新型内容】
[0004]本实用新型目的在于提供一种基于CPU的处理控制电路，旨在解决CPU需要针对每一个内存颗粒进行优化，导致CHJ的负载增加及降低了 CPU的效率的问题。
[0005]本实用新型提供了一种基于CPU的处理控制电路，包括:
[0006]CPU和多个内存颗粒；
[0007]同时与所述CPU和多个内存颗粒相连接，直接对多个所述内存颗粒进行相位调整及阻抗动态调整的处理模块。
[0008]上述结构中，所述处理模块包括一处理芯片U1，所述处理芯片U1包括:
[0009]通信端Rec、电源端Bat-VCC和多路控制单元，每路所述控制单元与每个内存颗粒 ——对应连接，每路所述控制单元都包括选择端QBA、时钟端QCL0CK、使能端QACKE和控制端 QACAS；[〇〇1〇]所述通信端Rec接所述CPU，每路所述控制单元的选择端QBA、时钟端QCL0CK、使能端QACKE和控制端QACAS分别接对应的所述内存颗粒。
[0011]上述结构中，所述CPU包括一控制芯片U3,所述控制芯片U3包括:
[0012]控制端 Ctrl;
[0013]所述控制端Ctrl接所述处理芯片U1的通信端Rec。
[0014]上述结构中，每个所述内存颗粒都包括一内存芯片，每个所述内存芯片都包括:
[0015]选择信号端M-BA、时钟信号端M-CLK、使能信号端M-CKE和控制信号端M-CAS;
[0016]每个所述内存芯片的选择信号端M-BA、时钟信号端M-CLK、使能信号端M-CKE和控制信号端M-CAS分别接对应的所述控制单元的选择端QBA、时钟端QCL0CK、使能端QACKE和控制端QACAS。
[0017]上述结构中，所述处理控制电路还包括:
[0018]与处理模块相连接，对整个处理控制电路进行供电的电源模块。
[0019]上述结构中，所述电源模块包括:
[0020]直流电源VCC;
[0021] 所述直流电源VCC接所述处理芯片U1的电源端Bat-VCC。[〇〇22]本实用新型实施例提供了一种基于CPU的处理控制电路，包括处理模块、CPU和多个内存颗粒，所述处理模块直接对多个所述内存颗粒进行相位调整及阻抗动态调整，即处理模块代替CPU对多个内存颗粒进行了优化，减轻了CPU的负载，提高了 CPU的效率，从而解决了 CPU需要针对每一个内存颗粒进行优化，导致CPU的负载增加及降低了 CPU的效率的问题。【附图说明】
[0023]图1为本实用新型实施例一种基于CPU的处理控制电路的模块结构示意图；
[0024]图2为本实用新型实施例一种基于CPU的处理控制电路的电路连接结构示意图。【具体实施方式】
[0025]为了使本实用新型要解决的技术问题、技术方案及有益效果更加清楚明白，以下结合附图及实施例，对本实用新型进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本实用新型，并不用于限定本实用新型。[〇〇26]本实用新型实施例提供的一种基于CPU的处理控制电路，主要应用于平板电脑、笔记本电脑和台式计算机，其作用在于对内存命令信号进行缓冲优化。[〇〇27]图1示出了本实用新型实施例一种基于CPU的处理控制电路的模块结构，为了便于说明，仅示出了与本实用新型实施例相关的部分。[〇〇28]本实用新型实施例提供了一种基于CPU的处理控制电路，包括:
[0029] CPU103和多个内存颗粒104;[〇〇3〇]同时与所述CPU103和多个内存颗粒104相连接，直接对多个所述内存颗粒104进行相位调整及阻抗动态调整的处理模块101。
[0031]作为本实用新型一实施例，所述处理控制电路还包括:
[0032]与处理模块101相连接，对整个处理控制电路进行供电的电源模块102。[〇〇33]作为本实用新型一实施例，所述处理模块101对多个内存颗粒104进行相位调整， 是由于时钟在传输过程中会发生相位偏移，导致在终端采集数据时，如果数据的质量不够好，会出现判决错误的问题，因此通过处理模块101对相位进行相应的调整，从而提高了判决的准确性，以及提高了数据传输的效率。
[0034]作为本实用新型一实施例，所述处理模块101对多个内存颗粒104进行阻抗动态调整，由于计算机的主板DDR信号控制线的阻抗一般管控在50欧姆，但会遇到几种无法避免的情况使阻抗突变，例如，PCB板的制作无法满足50欧姆的要求，一般会有10 %的偏差;Layout 工程师在内存和CPU Layout的时候，由于空间的问题，工程师会把线的宽度进行调整，从而使阻抗也发生变化。现在国产CPU还处于初步阶段，工艺还不够完善，CPU的内部阻抗也无法完全控制在50欧姆，因此需要借助外部调整，而且每根内存条上面的终端阻抗也不完全一样，利用处理模块101进行动态阻抗的调整，使得信号更加完整。[0〇35]当然，处理模块101也可以通过支持动态timing调整来提高timing输出的性能。 [〇〇36]图2示出了本实用新型一实施例提供的一种基于CPU的处理控制电路的电路连接结构，为了便于说明，仅示出了与本实用新型实施例相关的部分。
[0037]作为本实用新型一实施例，所述处理模块101包括一处理芯片U1，所述处理芯片U1 包括:[〇〇38] 通信端Rec、电源端Bat-VCC和多路控制单元，每路所述控制单元与每个内存颗粒 ——对应连接，每路所述控制单元都包括选择端QBA、时钟端QCL0CK、使能端QACKE和控制端 QACAS；[〇〇39] 所述通信端Rec接所述CPU103,每路所述控制单元的选择端QBA、时钟端QCL0CK、使能端QACKE和控制端QACAS分别接对应的所述内存颗粒。在本实施例中，处理芯片U1采用了型号SSTE32882H2B的处理芯片，当然，处理芯片的型号不做限定，只要能达到与本实施例处理芯片U1所述的功能作用亦可。
[0040]作为本实用新型一实施例，所述CPU103包括一控制芯片U3,所述控制芯片U3包括: [0041 ]控制端Ctrl;[〇〇42]所述控制端Ctrl接所述处理芯片U1的通信端Rec。在本实施例中，控制芯片U3采用了型号FT1500A的飞腾CPU芯片，当然，控制芯片的型号不做限定，只要能达到与本实施例控制芯片U3所述的功能作用亦可。[〇〇43]作为本实用新型一实施例，每个所述内存颗粒都包括一内存芯片，以第一个内存芯片U41为例，所述内存芯片U41包括:
[0044] 选择信号端M-BA1、时钟信号端M-CLK1、使能信号端M-CKE1和控制信号端M-CAS1; [〇〇45] 所述选择信号端M-BA1接所述处理芯片U1的选择端QBA1，所述时钟信号端M-CLK1 接所述处理芯片U1的时钟端QCL0CK1，所述使能信号端M-CKE1接所述处理芯片U1的使能端 QACKE1，所述控制信号端M-CAS1接所述处理芯片U1的控制端QACAS1。在本实施例中，内存芯片U41采用了型号K4T510830C的内存芯片，当然，内存芯片的型号不做限定，只要能达到与本实施例内存芯片U41所述的功能作用亦可。
[0046]作为本实用新型一实施例，所述电源模块包括:[〇〇47] 直流电源VCC;[〇〇48] 所述直流电源VCC接所述处理芯片U1的电源端Bat-vcc。[〇〇49]本实用新型实施例提供的一种基于CPU的处理控制电路的工作原理为:
[0050]首先，开启电源模块，对所述处理控制电路供电，然后CPU与处理模块进行通信，并且处理模块直接对多个内存颗粒进行相位调整及阻抗动态调整，其中，处理模块通过多个选择端QBA、多个时钟端QCL0CK、多个使能端QACKE和多个控制端QACAS分别接对应的所述内存颗粒，利用选择端QBA对内存颗粒进行信号选择，并利用时钟端QCL0CK对内存颗粒的时钟信号进行相位调整，以及利用使能端QACKE驱动控制端QACAS对内存颗粒进行阻抗动态调整，即处理模块代替CPU对多个内存颗粒进行优化，从而大大减轻了 CPU的负载，以及降低了 CPU的效率。
[0051]综上所述，本实用新型实施例提供了一种基于CHJ的处理控制电路，包括处理模块、CPU和多个内存颗粒，所述处理模块直接对多个所述内存颗粒进行相位调整及阻抗动态调整，即处理模块代替CPU对多个内存颗粒进行了优化，减轻了 CPU的负载，提高了 CPU的效率，从而解决了 CPU需要针对每一个内存颗粒进行优化，导致CPU的负载增加及降低了 CPU的效率的问题。本实用新型实施例实现简单，不需要增加额外的硬件，可有效降低成本，具有较强的易用性和实用性。
[0052]以上所述仅为本实用新型的较佳实施例而已，并不用以限制本实用新型，凡在本实用新型的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本实用新型的保护范围之内。
【主权项】
1.一种基于CPU的处理控制电路，其特征在于，所述处理控制电路包括:CRJ和多个内存颗粒；同时与所述CPU和多个内存颗粒相连接，直接对多个所述内存颗粒进行相位调整及阻 抗动态调整的处理模块。2.如权利要求1所述的基于CPU的处理控制电路，其特征在于，所述处理模块包括一处 理芯片(U1)，所述处理芯片(U1)包括:通信端(Rec)、电源端(Bat-VCC)和多路控制单元，每路所述控制单元与每个内存颗粒 ——对应连接，每路所述控制单元都包括选择端(QBA)、时钟端(QCLOCK)、使能端(QACKE)和 控制端(QACAS);所述通信端(Rec)接所述CPU，每路所述控制单元的选择端(QBA)、时钟端(QCLOCK)、使 能端(QACKE)和控制端(QACAS)分别接对应的所述内存颗粒。3.如权利要求2所述的基于CPU的处理控制电路，其特征在于，所述CPU包括一控制芯片 (U3)，所述控制芯片(U3)包括:控制端(Ctrl);所述控制端(Ctr 1)接所述处理芯片(U1)的通信端(Rec)。4.如权利要求3所述的基于CPU的处理控制电路，其特征在于，每个所述内存颗粒都包 括一内存芯片，每个所述内存芯片都包括:选择信号端(M-BA)、时钟信号端(M-CLK)、使能信号端(M-CKE)和控制信号端(M-CAS);每个所述内存芯片的选择信号端(M-BA)、时钟信号端(M-CLK)、使能信号端(M-CKE)和 控制信号端(M-CAS)分别接对应的所述控制单元的选择端(QBA)、时钟端(QCLOCK)、使能端 (QACKE)和控制端(QACAS)。5.如权利要求4所述的基于CPU的处理控制电路，其特征在于，所述处理控制电路还包 括:与处理模块相连接，对整个处理控制电路进行供电的电源模块。6.如权利要求5所述的基于CRJ的处理控制电路，其特征在于，所述电源模块包括:直流电源(VCC);所述直流电源(VCC)接所述处理芯片(U1)的电源端(Bat-VCC)。
【文档编号】G06F9/50GK205608708SQ201620251370
【公开日】2016年9月28日
【申请日】2016年3月29日
【发明人】葛广肆, 张伟进, 曹力, 王飞舟, 石明
【申请人】深圳中电长城信息安全系统有限公司