专利名称：热协助介电电荷捕捉闪存的制作方法
技术领域：
本发明是有关于闪存技术。
背景技术：
闪存为非易失性集成电路存储器技术的一类型。典型的快闪存储单元由以下所组成具有由通道分离的源极和漏极的场效晶体管FET结构、由包含隧穿介电层的电荷储存结构而从通道分离的栅极、电荷储存层(浮动栅极或介电质)以及阻挡介电层。根据早先已知的电荷捕捉存储器设计，称为SONOS装置，源极、漏极和通道被形成于硅衬底(S)，隧穿介电层是由氧化硅(O)所形成，电荷储存层是由氮化硅(N)所形成，阻挡介电层是由氧化硅 (O)所形成，以与栅极包括多晶硅(S)。使用能隙工程隧穿介电质于介电电荷捕捉单元已发展了更多先进的闪存技术。一种能隙工程单元技术，称为BE-S0N0S，描述于Hang-Ting Lue等人的 “Scaling Evaluation of BE-SONOS NAND Flash Beyond 20nm, 2008Symposium onVLSI technology, Digest of Papers, June 2008” 以及 Η. T. Lue 等人的“ IEDM Tech. Dig.,2005，pp.547-550”。此些先进的电荷捕捉存储器技术相较于其它的存储器类型，可具有受限的耐久性(endurance)和操作速率。需要提供改善闪存的操作速率及耐久性的技术。
发明内容
在此描述的一种存储装置包含用于热退火此装置上的存储单元的介电电荷捕捉结构的来源。一种用于操作一介电电荷捕捉单元的阵列的可施加的方法包含执行读取、编程和擦除操作；或于读取、编程和擦除操作期间或是与上述操作交错当中，热退火在阵列中的存储单元中的电荷捕捉结构。以下讨论的实验结果表示合适的退火操作，通过修复于编程和擦除周期期间所累积的损坏，可改善耐久性。举例而言，通过周期性地退火阵列中的存储单元，装置的有效耐久性可大为改善，包含达到一百万周期或更多的耐久性周期表现。此夕卜，通过施加于操作期间的退火，例如于一擦除操作期间，可改善受影响的操作表现。例如于一擦除操作期间，热退火可协助电子脱阱，并以此改善擦除速率。集成电路存储器可由字线驱动器和字线终止电路来实行，其响应于译码器电路及选择性地其它控制电路，以驱动对应的字线上的电流。此电流可导致所选择的字线的电阻加热，其传导至介电电荷捕捉结构，用以退火操作。可应用此技术及其它技术以允许退火操作的弹性的传递。在此描述的技术适用于BE-S0N0S存储器技术，以及其它先进的介电电荷捕捉技术。本技术的其它方面和优点请见随附附图、实施方式及权利要求范围。
图I为安排用于热退火操作的一介电电荷捕捉存储单元的简化立体图。图2为安排用于热退火操作的一介电电荷捕捉存储单元的简化布局图。图3为安排用于热退火操作的一共同源型式NAND型存储器阵列的示意图。图4为安排用于热退火操作的一集成电路存储器的方块图。图5为存储单元的NAND阵列的布局视图，包含在行之间填满绝缘材料的沟道，以及离子注入的侧边小区域。图6为如图5的一 NAND阵列其使用N通道装置沿着一字线取下的剖面图。图7为一 NAND串的简化剖面视图，其是正交于一穿过单元通道的字线而取下，包含顶部和底部的选择晶体管。
图8绘示安排用于热退火操作的存储单元的其它结构，包含介电电荷捕捉存储单元安排于薄膜半导体本体上，用以热隔离。图9为用于施加热退火周期的一控制顺序的简化流程图。图10为用于施加热退火周期的另一控制顺序的简化流程图。图11为用于施加热退火周期的再另一控制顺序的简化流程图。图12为漏极电流对于控制栅极电压的图形，表示施加热退火的实验结果。图13为阈值电压对于编程/擦除周期计数的图形，表示施加热退火的实验结果。图14为在一第一周期顺序后用于编程和擦除单元的阈值电压分布的图形。图15为热退火后在一第二周期顺序后用于编程和擦除单元的阈值电压分布的图形。图16为在十个周期和退火顺序后用于编程和擦除单元的阈值电压分布的图形。图17为表示在一第一周期顺序后编程和擦除状况的图形。图18为表示热退火后在一第二周期顺序后编程和擦除状况的图形。图19为表示在十个周期和退火顺序后编程和擦除状况的图形。图20表示于室温及于提升的温度用于一电荷捕捉存储单元的擦除表现。图21为用于电荷捕捉存储单元历经及擦除操作的预估退火时间的图形。主要元件符号说明10、53-1、53-2、53-3、53-4、82、83、84、85、86、87、416、WL(O)、WL(i-l)、WL(i)、WL(i+l)、WL(N-2)、WL(N-l):字线11、22:源极12,23 :漏极13、70 :半导体本体14:多层介电叠层20,21 :栅极相对的两末端24 :交叉点25 :字线驱动器26 :字线终止电路的开关27 :终止电路29 :栅极30:目标存储单元
31、32:NAND 串35、80、CS LINE :共同源线36:串选择晶体管37 :接地选择晶体管38 :译码字线驱动器39 :译码终止电路51-1、51-2、51-3、51-4、51_5 :填满绝缘材料的沟道52-1、52-2、52-3、52-4 :半导体条·
71、79:接触点72、73、74、75、76、77、78 :端子81、GSL:接地选择线88、SSL:串选择线90、420、BL-1、BL_2 :位线97、98:栅极介电质99、104 :介电电荷捕捉结构101 :薄膜半导体本体102 :绝缘层103:区105、106:多晶娃层107、IO8:硅化物层110、S/D :源极/漏极区109、111:通道区200,301,400 :编程 / 擦除周期201 :计数编程/擦除周期202 N个编程/擦除周期203,303 :施加退火周期302、403 :区块擦除被完成401 :区块擦除402 :于区块擦除操作期间终止字线410:集成电路412 :存储器阵列414 :字线(或列)、接地选择和串选择译码器(包含驱动器)417 :共同源线译码器418 :位线(行)译码器及驱动器422 :总线424 :感测放大器和数据输入结构426 :数据总线428 :数据输入线430:其它电路
432 :数据输出线434 :控制器436 :偏压安排供应电压及电流源450 :字线终止译码器1201、1202、1203 :轨迹checkboard、CKB :检查盘E 电场Ea :活化能
EV :擦除栅极电压Id:漏极电流PV :编程栅极电压STI :浅沟道隔离VD:晶体管导通电压VE:擦除电压Vg:栅极电压VTH、VT:阈值电压
具体实施例方式本技术的实施例系参照图I至图21详细描述。图I为于一半导体本体13内具有一源极11及一漏极12的存储单元的简化立体图，半导体本体13在源极与漏极之间有一通道区。字线10提供一栅极于本体13的通道区上。一多层介电叠层14置于栅极与本体13的通道区之间，并作为介电电荷捕捉结构。—种用于多层介电叠层14的实行的技术被称为能隙工程SONOS(BE-SONOS)电荷捕捉技术。请见例如Lue的美国专利案第7，315，474号案，如同完全阐明般在此参照而结合于此。BE-SONOS多层介电叠层的一范例包括一多层隧穿层于通道上。多层隧穿层的实行是使用一层氧化硅层或氮氧化硅层其在通道的中央区域的厚度少于2nm，第二层为氮化硅层其在中央区域的厚度少于3nm，及第三层包括氧化硅或氮氧化硅其在中央区域的厚度少于4nm。电荷捕捉层形成于隧穿层上，电荷捕捉层包括氮化娃其在中央区域具有大于5nm的厚度。阻挡层形成于电荷捕捉层与栅极之间，阻挡层包括一绝缘材料，其在中央区域具有大于5nm的等效氧化层厚度。在其它的实施例中，介电电荷捕捉结构可安排为隧穿层相邻于栅极，且阻挡层相邻于通道。其它可选择的存储单元可使用不同的电荷捕捉结构，包含例如更传统的氮化物结构；例如在 Shin 等人的 “A Highly Reliable SONOS-type NAND Flash Memory Cellwith A1203or Top Oxide, ” IEDM, 2003 (MANOS)文献中所描述的电荷捕捉结构；例如Shin等人的 “A Novel NAND-type MONOS Memory using 63nm Process Technology for aMulti-Gigabit Flash EEPROMs”，IEEE 2005文献；以及由申请人所共同拥有且审查中的美国专利申请案第11/845,276号案，于2007年8月27日申请，如同完全阐明般在此参照而结合于此。
BE-SONOS技术，及其它介电电荷捕捉技术，可具有显著的温度敏感性。温度敏感性可包含从在编程和擦除周期期间对于结构造成的损坏通过热退火来恢复的能力。因此经由施行热退火，介电电荷捕捉结构的电荷储存特性可被复原或改善。温度敏感性也可包含改善的表现。举例而言，若于Fowler Nordheim(FN)隧穿期间可施加热，于负的栅极偏压下，可增强热协助电子脱阱(detrapping)，且成为与空穴隧穿结合以改善擦除速率的显著的因素。如图I所示，施加热至存储单元的一种技术包含使用字线中的电流而产生电阻加热。字线通常为没有终止的线，或是以非常高的阻抗终止，使得字线驱动器将字线充电至一目标电压而不产生显著的电流。为了在字线中引起电流流动，接收字线电压的字线需要在某种程度上被终止以允许电流流动。此外，在负栅极电压FN隧穿操作中，电场被引起跨过介电电荷捕捉层。因此，结合的擦除/退火操作可由引起的电流流动同时也有引起的电场来执行，以支持擦除操作。如果需要的话，在读取和编程操作中也可引起电流流动。当存储器在与读取、编程和擦除的任务功能交错的操作中为闲置时，也可引起电流流动。因此，可安排一电路以实现在读取操作、编程操作和擦除操作期间或是与上述操作交错的退火操作。 通过适当地引起电流流过字线，用于一特定单元的栅极的局部温度可被提高至高于400°C。因为栅极与介电电荷捕捉结构接触，热可被传导并实现此退火。图2绘示简化的单一装置布局。此装置包含经由在半导体本体中离子注入的一源极22及一漏极23。此装置包含一栅极29。栅极29可具有局部狭窄区域，用以局部聚集电流，而在相对的末端20、21具有较宽的区域并分离于此单元的存储器元件。此存储单元被形成位于栅极29与源极/漏极注入之间的交叉点24。如上所示，字线驱动器25被耦合至栅极的一末端20，使用字线驱动器25可引起退火。一字线终止电路(其可相似于字线驱动器)耦合至栅极的相反末端21。字线终止电路包含一开关26，开关26可响应于地址译码或其它控制电路，以选择性地将字线耦合至终止电路27，其可包含偏压电路，以允许电流流动或适当地避免电流流动。此终止电路通过施加一电压差跨过此字线来允许电流于栅极上流动。在一个例子中，终止电路可安排为于字线的一侧施加约I伏特的电压且于另一侧施加约O伏特的电压。此造成一电流流动，并于存储单元中引起热，而不建立显著的电场。在另一个例子中，终止电路可安排为于一侧施加约20伏特的电压且于另一侧施加约19伏特的电压，造成一电流流动以引起热同时也于存储单元引起电场以支持编程，包含Fowler Nordheim编程。在另一个例子中，终止电路可安排为于一侧施加约-16伏特的电压且于另一侧施加约-15伏特的电压，造成一电流流动以引起热同时也于存储单元引起电场以支持擦除，包含负电场Fowler Nordheim擦除。参照图I和图2所描述的用于热退火存储单元的手段包含字线或其它栅极结构，其具有驱动器和终止电路选择性地控制，以引起邻近存储单元的介电电荷捕捉结构的电阻加热。在其它的实施例中，使用位线中的电流流动，热可施加至存储单元的介电电荷捕捉结构。此外，存储单元可由在一具有额外的一组电阻线的阵列中来实行，此组电阻线位于介电电荷捕捉层之上或之下。举例而言，额外的一组热退火线可实行为相邻于在一金属层中的标准字线或位于在一金属层中的标准字线之上，并用于加热此单元。此外，此存储单元可实行在包含一组位于介电电荷捕捉结构下的热退火线的衬底上。举例而言，在绝缘层上覆硅衬底的情况下，电阻可埋藏于存储单元下，使用一经掺杂的多晶硅线来实施，例如在下方或嵌入于绝缘层内。因为字线接近电荷捕捉结构，字线加热可能最有效率。然而，可使用其它结构以提供用于热退火的手段。闪存装置一般而言是使用NAND或NOR架构来实行，即使其它包含例如虚拟接地架构、AND架构为已知。此NAND架构当应用于数据储存应用时，由于其高密度及高速率而受欢迎。NOR架构更适合于其它应用，例如程序代码储存，其随机字节存取是重要的。在此描述的此热协助存储单元可开发于NAND、N0R、虚拟接地、AND架构以及其它的组成架构中。图3绘示一包含NAND串31、32的NAND架构的布局的电路图，NAND串31、32耦合至各自的位线BL-I至BL-2以及分别通过串选择晶体管(如36)和接地选择晶体管(如37)耦合至一共同源(CS)线35。为了图示说明，为了 NAND串31中在对应的字线WL⑴上的目标存储单元30的读取，施加一读取偏压电平至选择的字线WL(i)。未选择的字线是以足以在最高的阈值状态下开启存储单元的通过电压(pass voltage)来驱动。在选择的位在线，施加一读取偏压。在未选择的位线上，位线电压设定为接地或一接近CS线电平的电平。 为了使用此字线以施加热来用于热退火，此阵列组成具有位于字线相反两末端的译码字线驱动器38以及译码终止电路39。驱动器与译码终止电路39之间的字线的长度可视需求通过适当地分段此阵列来组成。举例而言，字线驱动器/终止开关对可实行为100个位线段、1000个位线段，或其它长度的线段，只要适合特定的实行。译码终止电路39选择性地耦合字线至偏压电路或将字线从偏压电路解除耦合，使用译码终止电路39允许在装置操作期间低电流模式下字线的使用，以及用于热退火的较高电流模式下字线的使用。此外，装置的一些操作模式，例如读取操作、编程操作以及擦除操作，由字线选择性地耦合至终止电路，字线可操作于高电流模式，以执行操作期间的热退火。图4为对于在此描述的闪存使用热退火的集成电路的简化方块图。集成电路410包含存储器阵列412，是通过在半导体衬底上的电荷捕捉存储单元来实行。字线(或列)、接地选择和串选择译码器414 (包含适当的驱动器)被耦合且电性传递于在存储器阵列412中沿着列而排列的字线416以及串选择线和接地选择线。位线(行)译码器及驱动器418被耦合且电性传递于在存储器阵列412中沿着行而排列的多个位线420，用于从存储器阵列412中的存储单元读取数据以及写入数据至存储器阵列412中的存储单元。地址经由总线422供应至字线译码器和串选择译码器414以及位线译码器418。选择性地，可包含共同源线译码器417，并用于一些存储器操作。在使用字线上的电流流动以弓I起热退火介电电荷捕捉结构的实施例中，字线终止译码器450耦合至阵列的字线416。字线终止译码器450可响应于地址和控制讯号所指示或它们是于装置的操作模式时产生，如上所讨论用以选择性地连接字线至终止电路，或使终止电路耦合至选择的字线。方块424中的感测放大器和数据输入结构，包含用于读取、编程及擦除模式的电流源，是透过数据总线426耦合至位线译码器418。从集成电路410上的输入/输出端或者是从集成电路410的内部或外部的其它数据源透过数据输入线428来供应数据至方块424中的数据输入结构。从方块424中的感测放大器透过数据输出线432来供应数据至集成电路410上的输入/输出端或者至集成电路410的内部或外部的其它数据目的地。
在此例中实行的控制器434使用一偏压安排状态机器来控制偏压安排供应电压及电流源436的施加，例如用于字线和位线的读取、编程、擦除、擦除确认、编程确认电压或电流，此控制器434并且使用一存取控制流程来控制字线/源线操作。控制器434包含逻辑用以允许热退火，包含控制字线终止译码器450，根据一个或多个在此描述的流程以与地址译码或其它协调。控制器434可使用本领域已知的特殊应用逻辑电路来实行。在其它的实施例中。控制器434包括一般用途处理器，其可实行于相同的集成电路上，执行一计算机程序以控制装置的操作。在再一其它的实施例中，可利用特殊应用逻辑电路与一般用途处理器的组合来实行控制器434。在阐述的实施例中，集成电路410包含其它电路430，例如一般用途处理器或特殊应用电路，或是提供通过存储单元阵列所支持的单芯片系统(system-on-a-chip)功能的模块的组合。一种用于实行NAND阵列的常见技术包含在半导体衬底的条之间的浅沟道隔离 STI结构的使用。一系列的存储单元实行于各个条。存储单元包含具有N型掺杂(用于P通道装置)或P型掺杂(用于N通道装置)其中之一的通道区，以及在沿着具有相反导电型的条的通道区之间的源极/漏极区。电荷捕捉结构形成于通道区以上，字线和位线被图案化以建立NAND胞的存取。图5绘示包含在行之间的浅沟道隔离的NAND阵列布局，适用于在此描述的用于热退火的装置。在布局中，多个填满绝缘材料的沟道51-1至51-5是形成于半导体衬底。半导体条52-1至52-4介于数对填满绝缘材料的沟道51-1至51_5例如浅沟道隔离STI结构之间。电荷捕捉结构(未绘示)躺在半导体衬底上。多个字线53-1至53-4形成于电荷捕捉结构之上并且相对于半导体条52-1至52-4是正交延伸。此半导体条包含多个具有第一导电型的源极/漏极区(标记为S/D)以及多个具有第二导电型的通道区(位于字线以下)。图6绘示图5的阵列沿着字线53-2取下的剖面图。0Ν0Ν0介电电荷捕捉结构，是BE-SONOS装置的特征，介于字线53-2与半导体本体中的P型阱之间。垂直穿出纸面的填满绝缘材料的沟道51-1至51-5分隔此NAND串。此字线可包含所示的多晶硅和硅化物的多层结构或是其它材料的组合。此材料可安排以提供电流流动期间的电阻加热，以及用以为了热退火至介电电荷捕捉结构的电阻加热的传导。图7以剖面绘示以串联排列的多个介电电荷捕捉快闪存储单元来形成NAND串。图7的剖面对应到沿着图5的线7-7取下的部分，沿着条52-1的NAND串。然而，图7绘示一串六个存储单元连同接地选择开关和串选择开关，因此比起图5所呈现的布局有更多的结构。参考图7，存储单元形成于半导体本体70。对于N通道存储单元，半导体本体70可为在一半导体芯片中一较深的N型阱之内的隔离的P型阱。或者是，半导体本体70可由绝缘层或其它所隔离。一些实施例可利用P通道存储单元，其中对于半导体本体的掺杂可为N型。此多个存储单元是沿着一位线方向延伸排列于一串中，此位线方向正交于字线。字线82-87延伸穿过多个平行的NAND串。端子72-78是由半导体本体70中的N型区(对于N通道装置)所形成，并且作为存储单元的源极/漏极区。一第一开关是由一 MOS晶体管所形成，此MOS晶体管具有在一接地选择线GSL 81中的一栅极，通过电压VD使此晶体管导通。此第一开关连接于对应到第一个字线82的存储单元与由半导体本体70中的N型区所形成的接触点71之间。接触点71连接至共同源CS线80。一第二开关是由一 MOS晶体管所形成，此MOS晶体管具有在一串选择线SSL 88中的一栅极，通过电压VD使此晶体管导通。此第一开关连接于对应到最后一个字线87的存储单元与由半导体本体70中的N型区所形成的接触点79之间。接触点79连接至位线BL 90。此第一和第二开关在阐述的实施例中为MOS晶体管，具有由例如二氧化硅所形成的栅极介电质97和98。在此阐述中，为了简化起见在此串中有六个存储单元。在通常的实行中，一 NAND串可包括16、32或更多存储单元以串联排列。对应到字线82-87的存储单元具有字线与半导体本体70中的通道区之间的介电电荷捕捉结构99。此外，无结(junction-free)的NAND快闪结构的实施例已被发展，其中端子73-77以及选择性地端子72和78可从此结构中省略。在阐述的实施例中的电荷捕捉结构包括如上述的0N0N0多层叠层。如上所述，字 线是用来引起在电荷捕捉结构(例如99)中的热，并导致热退火以从周期性损坏恢复。此退火也可在-FN擦除期间施加以改善擦除速率。偏压条件绘示于图7中用于负栅极电压FN(-FN)擦除操作的NAND串上。为了使用-FN隧穿而引起区块擦除，字线以一负擦除电压-VE来偏压，且位线和共同源线以一正擦除电压+VE或接地来偏压，而串选择开关以一电压来偏压以耦合+VE电压至半导体本体70。此设立一电场，引起空穴从通道隧穿至介电电荷捕捉结构中的电荷捕捉层，以擦除区块中的存储单元。为了改善擦除表现，字线可被终止，如在栅极结构上通过箭头所指示使得在区块擦除期间电流流动。此电流流动在擦除操作期间引起热并传导至介电电荷捕捉结构。其它的实施例包含多个例如八个或六个字线，在第一 N型源极/漏极端子之间，及第二 N型源极/漏极端子之间，且对于N通道装置具有连续的P型通道结构，对于P通道装置反之亦然。因此，在此描述的NAND阵列的实施例可包含多于一个的栅极于源极/漏极端子之间，此源极/漏极是以相反于通道的导电型的导电型来掺杂。在这其它的实施例中，个别单元通过偏压相邻的字线以一种反转通道结构的方式来存取，对于个别栅极产生反转源极/漏极区。请参见Hsu等人的共同拥有申请中的美国专利申请案第11/394，649号案，于2006年3月31日申请，如同完全阐明般在此参照而结合于此。NAND串可以各种各样的组成来实行，包含FinFET技术，浅沟道隔离技术，垂直NAND技术及其它。请参见例如垂直NAND结构，Kim等人的欧洲专利申请号第EP 2048709号案，标题为 “Non-volatile memory device, method of operating same and method offabricating the same，，。图8为包含实行于绝缘衬底上的薄膜晶体管存储单元的存储结构的简化立体图。此为在装置设计中考虑了热隔离的一代表性的结构，以提供更有效率的热产生和较低的功率。在此结构中，实行了绝缘层上覆硅SOI的设计方式。绝缘层102形成于用于集成电路的衬底上，提供热和电性两者绝缘。薄膜半导体本体101形成于绝缘层102上。源极/漏极区110和通道区109、111实行于半导体本体101中。介电电荷捕捉结构104形成于薄膜半导体本体101上。字线是使用多层结构来实行，包含个别的多晶硅层105、106和硅化物层107、108。多晶硅/硅化物层的厚度可被减少以增加字线的电阻，并以此增加热的产生。此外，实行于SOI型结构中的薄膜半导体本体101可减少存储单元的热吸收，允许在较低的功率产生较高的温度。此外，可使用额外的热绝缘技术。举例而言，空气间隔物以及其它热绝缘结构可实行于区103中的字线间。图9至图11绘示其它的操作方法，其中热退火周期被调配于介电电荷捕捉存储器装置中。这些方法可使用例如参考图4所描述的控制器434来执行。图9绘示用于存储器装置热退火周期是交错于任务功能操作(读取、编程、擦除)当中的一代表性的流程。在装置的操作中，如方块200所代表执行编程/擦除周期操作。用于图9的方法的控制器计数编程/擦除周期(例如通过计数编程操作，通过计数擦除操作，或通过计数编程和擦除操作之对)(方块201) ，并监控此计数(方块202)。若此计数尚未达到一阈值，则算法循环至连续的计数周期。若此计数达到一阈值，则控制器施加一热退火周期(方块203)。此编程/擦除周期计数和热退火周期可施加至阵列的单元，例如在基于列的一列上，在基于行的一行上，在基于区块的一区块上，或是适合一特定的实行而在整个阵列上。退火可一次施加至一列或行的单元，或至较大组的单元，只要适合一既定的实行的功率消耗要求及其它要求。图10绘示热退火周期是交错于任务功能操作当中的另一个流程。在图10的流程中，如方块301所表示在正常操作期间执行编程/擦除周期操作。控制器监控一区块擦除功能的执行，并决定一区块擦除操作何时被完成(方块302)。若没有区块擦除操作被完成，则此流程继续监控且正常操作。若一区块擦除操作成功地被完成，则此控制器施加一热退火周期(方块303)。图11绘示于存储器装置的任务功能期间施加热退火的一代表性的流程，在此例中为一区块擦除。在图11的流程中，用于存储器装置的正常编程/擦除周期被发生，如方块400所表示。此流程决定是否有一区块擦除的请求(方块401)。若没有，则此流程继续正常操作和监控。若有一区块擦除操作的请求，则控制器于区块擦除操作期间终止字线，使得热产生电流施加至被擦除的存储单元，或是施加热退火(方块402)。如上所述，此可改善擦除表现，同时允许介电电荷捕捉结构从编程/擦除周期损坏恢复。当区块擦除功能被完成(方块403)，此流程返回至正常操作。图12和图13绘示在一实验装置上所进行的测量，此实验装置包括以75nm制造节点所制成的NAND架构BE-SONOS存储单元，其中引起热退火的电流是通过顺向源极/漏极退火所产生，通过源极/漏极端与单元的半导体本体之间的结被顺向偏压以引起电流流动。此仿效如上所述其它加热结构的行为。在图12中绘示了漏极电流Id对于栅极电压Vg的图形。轨迹1201表示在10，000个编程/擦除周期后存储单元的表现，绘示了在表现上有些微的劣化，假设是此周期损坏产生的结果。轨迹1202和轨迹1203分别表示在第一退火和第二退火后的表现。在退火步骤后，装置的亚阈值斜率显著的改善，意指通过使用热退火抑制了接口状态损坏(Dit)。图13绘示阈值电压Vt对于所测试的存储单元的编程/擦除周期的周期计数，对于退火前的10，000个周期，以及退火后的10，000个周期。此图阐述了对于退火前的10，000个周期以及对于退火后的下10，000个周期，装置皆表现得一样好。图14至图16分别表示对于在所测试的NAND架构BE-SONOS存储单元上一第一组的100，000个编程/擦除周期的阈值电压Vt分布，对于热退火后一第二组的100，000个编程/擦除周期的阈值电压分布，以及对于热退火后一第十组的100，000个编程/擦除周期的阈值电压分布。在图14中，表示了 7个图形而无法轻易地分辨。此图形对应到在10个周期的表现、在100个周期的表现、在1000个周期的表现、在10，000个周期的表现、在50，000个周期的表现以及在100，000个周期的表现。图14表示当周期计数增加至大约100，擦除状态窗的上边缘达到约2. 3V。编程状态窗维持相对地恒定，具有下边缘约于3. 5V。图15表示对于热退火后第二组的100，000个周期，擦除状态窗的上边缘停留低于约2. 6V，而编程状态窗停留高于约3. 5V。图16表示对于热退火后第十组的100，000个周期，擦除状态窗维持低于约2. 9V，而编程状态窗维持高于约3. 4V。图14至图16绘示的结果表示每100，000个周期使用热退火流程可维持装置表现超过一百万个周期。图17至图19表示页面程序射击计数(page program shot count)(亦即，为了在一程序中成功地编程而所需要的程序脉冲数量、确认、再试周期算法)与超过100，000个编程/擦除周期的整体擦除时间变异。此些图表示页面程序射击的最坏情况的轨迹、页面程 序射击的平均数量的轨迹，以及整体擦除时间的轨迹。图17表示对于第一组的100，000个周期的表现。图18表示对于热退火后第二组的100，000个周期的表现。图19表示对于热退火的第十组的100，000个周期的表现。此些图绘示了于热退火后，在第十组的100,000个P/E周期后，编程/擦除周期情况系几乎完全地恢复，表现超过一百万个周期的耐久性。图20绘示对于一 BE-SONOS存储单元有热退火和没有热退火的擦除表现，此存储单元具有一多层隧穿层包括I. 3nm的二氧化硅、2nm的氮化硅及3. 5nm的二氧化硅，一电荷捕捉结构包括7纳米的氮化硅，以及一阻挡层包括8. 5nm的氧化硅。-17伏特的-FN擦除偏压施加穿过装置的栅极和本体。在这些条件下对于阈值电压Vth从5V降至约OV于25°C时的擦除时间为接近I秒。于一提升的温度于250°C，在这些条件下的擦除时间掉至约11毫秒。因此，图20表示于擦除操作期间施加热退火可改善擦除表现。图21绘示单位为秒的退火时间对于q/(kT)的阿瑞尼氏图(Arrhenius plot),表示BE-SONOS装置中用于热协助擦除操作的预估退火时间。图中表示了三个轨迹，其中最上面的轨迹假设I. 2电子伏特的活化能Ea，中间的轨迹假设I. 5电子伏特的活化能，及下面的轨迹假设I. 8电子伏特的活化能。此外，为了计算，假设根据实验恢复所需的退火时间于250°C约两小时。根据在图形中所示的计算，于温度为600°C，所需的退火时间将仅有几个毫秒，且因此适用于当前闪存规格的擦除速率要求之内。可使用在此描述的电阻加热来达到差不多600°C的温度。以上已描述了热协助电荷捕捉存储器。此技术适用于具有NAND架构的快闪装置，亦适用于使用其它架构的装置。使用电阻加热可产生用于热退火的热，此电阻加热是由例如在字线中的电流流动所造成，以一种容易实行于集成电路装置中的方式。通过施加热退火操作，可达成改善的耐久性及/或增加擦除次数。综上所述，虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明。本发明所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作各种的更动与润饰。因此，本发明的保护范围当视随附的权利要求范围所界定的为准。
权利要求
1.一种存储器，包括 多个存储单元的一阵列，包含多个字线和多个位线，该阵列中的该多个存储单元具有多个介电电荷捕捉结构； 一控制电路，被耦合至该阵列安排用以控制读取、编程和擦除操作；以及 一手段，被耦合至该阵列，用以热退火在该阵列中的该多个存储单元中的该多个介电电荷捕捉结构。
2.根据权利要求I所述的存储器，其中该手段包含电路以产生电流于该阵列中的多个所选择的字线，以此在该多个存储单元中产生用以该退火的热。
3.根据权利要求I所述的存储器，其中该手段包含多个字线驱动器以及多个字线终止电路，该多个字线终止电路响应于一译码器电路以驱动一电流于对应的该多个字线上。
4.根据权利要求I所述的存储器，该控制电路包含逻辑以允许于一区块擦除期间热退火的该手段。
5.根据权利要求I所述的存储器，该控制电路包含逻辑以允许于编程操作、读取操作和擦除操作期间或是与上述操作交错当中热退火的该手段。
6.根据权利要求I所述的存储器，该控制电路包含逻辑以维持编程和擦除周期的一计数，且当该计数达到一阈值，允许用于热退火的该手段。
7.根据权利要求I所述的存储器，该控制电路包含逻辑以于擦除操作期间允许用于热退火的该手段，其中一负电压施加至多个所选择的字线。
8.—种存储器,包括 多个存储单元的一阵列，包含多个字线和多个位线，该阵列中的该多个存储单元具有多个介电电荷捕捉结构； 一地址译码器，耦合至该阵列； 一控制电路，耦合至该阵列安排用以控制读取、编程和擦除操作；以及 多个字线驱动器和多个字线终止电路，耦合至该阵列中的该多个字线，并响应于该控制电路及该地址译码器以施加电流至多个所选择的字线。
9.根据权利要求8所述的存储器，该控制电路包含逻辑以控制该多个字线驱动器和该多个字线终止电路，以于一区块擦除期间引起电流流动于该多个选择的字线中。
10.根据权利要求8所述的存储器，该控制电路包含逻辑以控制该多个字线驱动器和该多个字线终止电路，以于读取、编程和擦除操作期间或是与上述操作交错当中，引起电流流动于该多个选择的字线中。
11.根据权利要求8所述的存储器，该控制电路包含逻辑以控制该多个字线驱动器和该多个字线终止电路，以于擦除操作期间引起电流流动于该多个选择的字线中，其中一负电压被施加至该多个选择的字线。
12.根据权利要求8所述的存储器，该控制电路包含逻辑以维持编程和擦除周期的一计数，且当该计数达到一阈值，控制该多个字线驱动器和该多个字线终止电路以引起电流流动于该多个选择的字线中。
13.根据权利要求I或8所述的存储器，其中该阵列被安排于一NAND架构中。
14.根据权利要求I或8所述的存储器，其中在该阵列中的该多个存储单元包括在一绝缘衬底上的多个半导体本体。
15.根据权利要求I或8所述的存储器,其中该介电电荷捕捉结构包含一隧穿层、一电荷捕捉层及一阻挡层，其中该隧穿层包含一厚度少于2nm为氧化硅或氮氧化硅的第一层，一厚度少于3nm为氮化硅的第二层，以及一厚度少于4nm包括氧化硅或氮氧化硅的第三层。
16.一种方法，用于操作多个存储单元的一阵列，该多个存储单元包含多个字线和多个位线，在该阵列中的该多个存储单元具有多个介电电荷捕捉结构，该方法包括 执行读取、编程及擦除操作；以及 于读取、编程和擦除操作期间或是与上述操作交错当中，热退火在该阵列中的该多个存储单元中的该多个介电电荷捕捉结构。
17.根据权利要求16所述的方法，包含施加电流至在该阵列中的该多个字线，以引起用于该退火的热。
18.根据权利要求16所述的方法，包含于一区块擦除期间施加电流至所选择的字线，以引起用于该退火的热。
19.根据权利要求16所述的方法，包含于编程操作、读取操作及擦除操作中的至少一个的期间执行该热退火。
20.根据权利要求16所述的方法，包含维持编程和擦除周期的一计数，且当该计数达到一阈值，执行该热退火。
21.根据权利要求16所述的方法，包含于擦除操作期间执行该热退火，其中施加一负电压至所选择的字线。
22.根据权利要求16所述的方法,其中该介电电荷捕捉结构包含一隧穿层、一电荷捕捉层及一阻挡层，其中该隧穿层包含一厚度少于2nm为氧化硅或氮氧化硅的第一层，一厚度少于3nm为氮化硅的第二层，以及一厚度少于4nm包括氧化硅或氮氧化硅的第三层。
全文摘要
本发明公开了一种热协助介电电荷捕捉闪存。其中，存储器装置包含一介电电荷捕捉结构存储单元的阵列，此介电电荷捕捉结构存储单元包含字线和位线。控制电路被耦合至此阵列安排用以控制读取、编程及擦除操作。一控制器安排有支持电路，热退火此阵列中的存储单元中的电荷捕捉结构。可使用字线驱动器和字线终止电路来引起字线上的电流流动，以引起用于退火的热。可施加热退火与正常操作交错，以从周期损坏恢复。此外，可施加热退火在任务功能如擦除的期间，以改善功能的表现。
文档编号G11C7/10GK102831923SQ201110166080
公开日2012年12月19日 申请日期2011年6月14日 优先权日2011年6月14日
发明者吕函庭, 陈治平, 谢志昌, 萧逸璿 申请人:旺宏电子股份有限公司