专利名称：精确延迟非周期信号的主从延迟锁定环的制作方法
技术领域：
本发明涉及包括延迟电路以延迟电部件之间的非周期选通信号的接口系统，特别涉及这样的接口系统，在该系统中，延迟电路包括直流电平恢复，以防止与抖动相关的图形。
背景技术：
数据常在两个电部件之间传送。例如，数据在微处理器和存储器之间传送。在称为公用时钟范例的情况下，把来自时钟的信号提供给发送和接收部件。在一个时钟周期内从发送部件传送数据并在接收部件中锁定数据。因此，由数据通过导体的行程时间限定数据在部件之间传送的速率。在时钟频率的某个等级以上，由于互连的电气长度变得大于时钟周期，所以不能再采用公用时钟方法。
为了克服该问题，已经开发了这样的技术，其中，为了在链路接收侧上锁定数据，把定时信息与数据一起发送。这称为源同步信号。按照一种技术，定时信息作为数据在同一导体上发送。按照第二种技术，在分离的导体上发送定时信息。
按照第二种技术的一个方法，仅当数据在部件之间的链路上发送时，才触发不同的定时信号或选通信号。数据被锁定在链路的接收侧。电路把锁定的数据转换成接收部件的时钟域。选通信号与数据偏离，以相对于数据单元对中(center)选通信号。在延迟电路中已经使用带有非门的一系列电阻器电容器。假如由非周期的选通信号完成精确的延迟。利用非周期，意味着仅在与数据转换器连接时选通信号才触发(但是，选通信号在短暂的范围内是周期性的)。因此，定时信息仅可间歇地获得。再有，延迟电路的节点有大于输入数据频率的带宽。如果该条件未被满足，那么延迟电路中的节点电压可能变为相关的数据图形。对于时钟图形来说，节点的电压未达到干线电压，而对于长串的一和零来说，该电压产生与定时信号抖动有关的图形。
因此，对于接口系统来说，需要避免在延迟非周期定时信号中与抖动有关的图形。
发明的公开本发明包括电部件接口系统。该系统包括提供时钟信号的时钟电路。发送部件提供与时钟信号对应的选通信号和数据信号。接收部件接收选通信号和数据信号。接收部件包括延迟电路，该电路延迟选通信号以便相对于数据信号的数据单元确定选通信号边缘的位置。延迟电路包括加载的延迟元件和控制加载的延迟元件负载的直流电平恢复电路。在本发明的一些实施例中，选通信号是非周期的信号。
附图的简要说明下面，根据参照本发明实施例附图的下列描述将更完整地理解本发明，但是，本发明不限于所述的特定实施例，特定实施例仅用于解释和理解。
图1是本发明一个实施例的电部件接口系统的示意性方框图。
图2是在图1所示的系统中采用的延迟电路的示意性方框图。
图3是在图1所示的系统中产生的数据信号、选通信号和延迟的选通信号的曲线图。
图4是在图2所示的延迟电路中采用的延迟电路的示意性方框图。
图5是在图4所示的延迟电路中的电压信号和没有直流电平恢复情况下的电压信号的曲线图。
图6是在图6所示的延迟电路中采用的脉冲发生器。
优选实施例的详细说明参照图1，电部件接口系统10包括两个电部件14和16。接口系统10特别适用于从部件14至部件16的数据高速传送。部件14和部件16可以是包括微处理器、存储器、逻辑电路和控制器的各种部件之一，但并不限于这些部件。部件14可以为微处理器，而部件16可以为由高速总线(例如，与英特公司制造的PentiumPro processor有关的背面总线类似的背面总线)分开的存储器(例如，L2超高速缓冲存储器)。部件14和16可以是包括台式计算机、服务器、或便携式计算机的个人计算机的一部分。仅示出了部件14和16的部分结构。
在部件14中，根据导体28上的时钟信号50，数据信号18从导体20经锁存器22提供给导体26。锁存器22可以包括D触发器。时钟信号50也提供给AND门30的一个输入。AND门30的另一个输入与导体34连接，在该导体上有选择地施加选通信号。把AND门30的输出提供给锁存器38的时钟输入。当选通起动信号被确认时，锁存器38根据时钟信号50把选通信号54提供给导体40。锁存器38可以包括双稳触发器。按照另一个实施例，控制触发器的D输入。
与从电部件14至电部件16的数据传送相关地确认导体34上的选通起动信号，否则不被确认。例如，数据信号18的四个部分的传送可以在时钟信号50的四个时钟周期内完成。因最后数据部分的传送，选通起动信号不被认定，选通信号54不再有效。此后，选通信号54是非周期性的(尽管它相对于有限时间是周期性的)。
时钟信号50来自时钟源44。把来自时钟源44的时钟信号50’提供给导体60。在延迟时钟信号50和50’的导体28和60上会存在寄生延迟(表示为寄生延迟64和66)。时钟信号50和50’按非理想的方式分布，以致不存在原始时钟的精确复制。理论上，时钟信号50和50’是相等的。可以把时钟信号50和50’看成单一的时钟信号。
锁存器82接收来自导体26的数据信号18。如果没有延迟电路76，如果选通信号54和数据信号18同时到达，那么不会有锁存器82中数据位的建立时间。参照图1和图2，为了解决这个问题，选通信号54由接收部件16中的延迟电路76来延迟，以便选通信号54的触发边缘理想地置于数据单元的开始和结束之间的中心。由此，存在等量的建立时间和保持时间或裕度。另一方面，选通信号54可以按不同量来延迟，在建立和保持时间上产生不同。触发边缘可以仅是上升边缘、仅是下降边缘或是上升边缘和下降边缘。
参照图1，转换器86把来自锁存器82的数据信号18转换成接收部件16的时钟域。在接口系统10中有两个时钟或定时域。第一定时域是时钟44的域。第二时钟域是选通信号54的域。由于各种延迟，包括导体40上选通信号54的行程时间的延迟，所以选通信号54的定时域与时钟信号50’的域不同。因此，选通信号54的相位与时钟信号50和50’的相位无关。时钟信号50和50’很接近，足以将它们作为一个时钟域来处理。转换器86使数据信号18和时钟信号50’同步。转换器86提供足够的等待时间，以控制选通信号54和时钟信号50’之间的任何相位偏移。
由延迟电路76产生的延迟最好达到两个准则。第一，延迟应该精确，以致延迟的选通信号54的触发边缘处于数据单元的中心。第二，延迟对电源电压的变化不应该敏感。此外，即使选通信号54在所有时间都未触发，延迟电路76最好也产生期望的延迟，而不是仅在数据传送时产生延迟。
显然，部件14和16接收来自时钟源44的时钟信号50和50’。因此，选通信号54仅在相位偏移的情况下有与时钟信号50’相同或相关的频率。延迟电路76使用来自时钟信号50’的频率信息来产生延迟。
时钟信号50’的频率被1∶2分频电路72除以2，以致导体74上时钟信号的周期为时钟信号50’周期的两倍。较长的周期使延迟电路76更容易产生适当的延迟。产生的时钟信号由导体74提供给延迟电路76。
参照图2，主从延迟电路76接收导体40上的选通信号54和来自导体74的时钟信号。延迟电路76包括配有电压控制的延迟电路108和延迟电路112的延迟锁定环，和把导体74上的时钟信号的相位与导体106上延迟的反馈信号进行比较的相位检测器104。把相位检测器104的输出提供给包括电阻122和起电容器作用的p沟道金属氧化物半导体(pMOS)晶体管120。为了使延迟电路76简单，滤波器118是简单的单极点RC电路，起低通滤波器的作用，以滤除噪声。由于延迟电路108、112和114是延迟电路内的延迟电路，所以可以把延迟电路108、112和114称为子延迟电路。
导体136上的电压控制(V-控制)信号通过导体142提供给延迟电路108和112，并通过导体132提供给电压控制的延迟电路144。延迟电路108、112和144彼此相同。V-控制信号调整延迟电路108和112直至延迟电路108和112的延迟等于导体74上的一个时钟信号的相位。当通过延迟电路108和112的延迟等于时钟信号的一个相位时，那么环路被锁定并将保持锁定。在包括延迟电路108和112的环路中的延迟从数据单元的开始至结束都产生延迟。延迟电路144的延迟产生半个延迟，该延迟将数据单元的开始和结束之间中途的延迟的选通信号54的有效或触发边缘(上升或下降)对中。
图3提供一时序图，表示数据信号18、导体40上的选通信号54和导体78上的延迟的选通信号54之间的一般关系。数据信号18包括各种数据单元，其中专门识别数据单元A、B、C和D。数据单元有开始边缘(B)和结束边缘(E)(当然，实际信号没有这种尖锐的边缘)。数据或比特周期(也称为单元宽度)在两个相邻边缘(例如，从时间t0至时间t2)之间。数据单元A为逻辑值1，数据单元B为逻辑值0。两个数据单元C和D都为逻辑值1。数据信号18采用非归零(NRZ)方案。因此，在数据单元C和数据单元D之间没有转换。在逻辑0和逻辑1不按照任何特定顺序的意义上，数据信号18不是周期性的。但是，连续的数据单元一般有相同的数据宽度。因此，数据单元被认为有周期。
选通信号54被这样延迟，以便延迟的选通信号54在数据单元的开始和结束边缘之间取中。例如，数据单元A在时间t0时开始并在时间t2时结束。时间t1在时间t0和时间t2之间的中间。延迟的选通信号54的上升边缘在时间t1时出现。这使锁存器82或部件16中的数据的建立(S)和保持(H)有相等的时间。延迟的选通信号54的下降边缘在时间t3时出现，该时间在数据单元B的开始和结束之间的中间，因此对锁存器82或别处的数据的建立和保持提供相等的时间。在时间t4和t6时进行数据单元C的开始和结束。在时间t6和t8时进行数据单元D的开始和结束。在时间t5时延迟的选通信号54的上升边缘对中于数据单元C的中心，而在时间t7时延迟的选通信号54的下降边缘对中于数据单元D的中心。因此，对于数据单元C和D来说，有相等的建立和保持时间。
在图3中，选通信号54的周期是数据信号18的数据单元的单元宽度(或周期)的两倍(选通信号54的周期是从时间t4至时间t8)。如上所述，当传送数据而不是其它情况时，选通信号54在短暂的期限内是有周期性的。在本发明的另一实施例中，比特宽度可以与选通信号54的周期相同。在这种情况下，只有一个触发边缘，例如选通信号的上升边缘或前沿被对中。图3所示的情况特别适用于较高速度的服务器，而单元宽度与选通信号周期相同的情况特别适用于较慢的、不昂贵的台式计算机。延迟环路中的对分多路调制器在单个装置中可用于有两个数据信号频率容量。但是，多路调制器的延迟往往不受控制，并使Vcc的敏感度增加。
参照图4，导体40上的选通信号54由延迟电路144中的非门150来反向。非门152A(该非门是延迟元件的实例)接收和反向来自非门150的导体154A上的反向信号。受控制的电阻-电容(RC)电路166A通过导体162A把RC负载提供给非门150和152A。非门150和152A开关的速度与RC负载量有关。受控制的RC电路166A包括产生电容的pMOS晶体管178A，以及产生电阻的n沟道金属氧化物半导体(nMOS)晶体管170A。由导体132上的V-控制信号控制电阻量。如以下更详细的描述，脉冲发生器172A对导体176A上的电压VRC(A)进行直流电平恢复。
非门152B接收和反向来自非门152A的导体154B上的信号。非门152C接收和反向来自非门152B的导体154C上的信号。非门152D接收来自非门152C的导体154D上的信号。非门190反向来自非门152D的导体194上的信号。受控制的RC电路166B通过导体162B对非门150A和152B提供RC负载。受控制的RC电路166C通过导体162C对非门152B和152C提供RC负载。受控制的RC电路166D通过导体162D对非门152C和152D提供RC负载。受控制的RC电路166B、166C和166D与电路166A基本相同。
对于通过延迟电路144的选通信号54来说，非门的数量确定可延迟的范围(即上限和下限)。当然，非门的数量可以多于或少于图4所示的数量。导体132上的V-控制信号在该范围内设定特殊的实际延迟。
在图4中，电压VRC(A)是导体174A和176A的节点上的电压。在受控制的RC电路166A中的脉冲发生器172A是对导体174A和176A的节点提供直流电平恢复信号的直流电平恢复电路。直流电平恢复信号会影响电压VRC(A)，并因此影响非门152A开关的速度。在受控制的RC电路166B中的导体176B(未示出)上有电压VRC(B)，该电压对应于受控制的RC电路166A中导体176A上的电压。同样，在受控制的RC电路166B中的脉冲发生器172B(未示出)是对导体174B和176B(未示出)的节点提供直流电平恢复信号的直流电平恢复电路。直流电平恢复信号会影响电压VRC(B)，并因此影响非门152B开关的速度。由于负载上的变化跟随非门上的改变，所以依据非门正确地规定负载，使电路对Vcc中的变化非常不敏感。在高速应用(例如，背面总线应用)中采用延迟电路76的问题在于，特别在低控制电压下，导体174A和176A的节点有很小的带宽。如上所述，当电容电压与图形相关时，这可以把与抖动相关的图形附加在输入级上。直流电平恢复解决了该问题。
脉冲发生器172A、172B等的目的在于避免与抖动相关的图形。与抖动相关的图形表明这种状态，在该状态中，信号的周期电压电平取决于信号的起始状态和/或信号的长度。在没有脉冲发生器172A、172B等的情况下，VRC(A)、VRC(B)等的值会取决于选通信号54触发时间的长度和/或选通信号54在处理开始时是高跃迁还是低跃迁。参照图5，在VRC(A)上脉冲发生器172A的效果和在VRC(B)上脉冲发生器172B(未示出)的效果由信号180、182、184和186来表示。信号180表示在没有脉冲发生器172A的情况下会出现的电压VRC(A)。标号192(用虚线表示)表示干线电压。信号182表示在脉冲发生器172A工作情况下的电压VRC(A)。信号184表示在没有脉冲发生器172B(未示出)的情况下会出现的电压VRC(B)。信号186表示在脉冲发生器172B工作情况下的电压VRC(B)。在图5中，假设信号对应于导体40上选通信号54的上升边缘。
例如，对于跟随下一个比特单元下边缘的选通信号54的上边缘来说，信号180的最高电压可以为V1。相反，如果选通信号54长时间保持高电平，那么信号180的最高电压就会接近干线电压VR。因此，非门的上升时间及通过延迟电路144的延迟会依据信号保持高电平的时间长度有所不同，但不期望出现这种现象。但是，利用脉冲发生器172A的工作，信号182的最高电压大约为VR，与选通信号54保持高电平的时间长度无关。信号182有与选通信号54的持续时间无关的上升和下降时间。利用直流电平恢复，通过延迟电路在各周期结束时，电压VRC(A)、VRC(B)等被恢复至相对于各周期都相同的静态值。
在信号184的情况下，在处理开始时，导体154A上的选通信号大约为干线电压。但是，此后，最高电压比干线电压小一些。作为实例，非门152B的三态点在Vcc处。时间t1时的下降边缘从静态电平开始，而时间t2时的下降边缘从低电压电平开始。非门152B在时间t2的下降边缘比在时间t1的下降边缘将更快地接通。这是与抖动相关的图形的实例。在信号186中，直流电平出现在各周期内，以致有与信号图形无关的相同延迟。
图6表示脉冲发生器172A的一个实施例的细节。一般来说，VCR(A)的下边缘没有问题。问题往往在上边缘。导体160A上的电压信号提供给非门204A和nMOS晶体管224A的漏极。把非门204A输出端的反向信号提供给非门206A的输入端和NOR门210A的输入端。把非门206A的输出也提供给NOR门210A的输入端。由于通过非门206A延迟，所以NOR门210A在其输出端产生短暂的脉冲，把该脉冲提供给nMOS晶体管220A的栅极。把基准电压222A提供给晶体管224A的栅极，以便该晶体管总是ON。nMOS晶体管230A的栅极在导体174A的节点上连接其漏极。在工作中，脉冲发生器172A产生脉冲使晶体管220A为高电平，一旦对非门204A的输入超过Vcc，就恢复Vcc-Vt的电压电平(阈值电压)。晶体管224A作为小保持器电路按该电平保持该电压。晶体管230A是对晶体管224A提供小偏置电流(例如，＜1微安(μA))的长沟道器件，以便子阈值泄露(subthresholdleakage)在恢复电平上不抽取VRC(A)。这产生对Vcc电平相对不敏感的与延迟无关的图形。应该指出，环形滤波器与Vcc而不是与Vss耦合。因此，Vcc上的变化会出现在非门150A上，还出现在晶体管170A上，增强延迟电路144的Vcc噪声抑制。规定晶体管规格，以便使Vcc的敏感性最小。
附加信息和实施例对于获得本发明公开利益的本领域技术人员来说，各种电路上的许多变化是明显的。例如，这里图示的各种逻辑电路可以用具有相同功能的其它逻辑电路来代替。本发明的一般功能可以由完全不同的电路来完成。例如，不需要主从延迟锁定环。
在图示或说明单个导体的地方，可以用并联的导体来代替。在图示或说明并联导体的地方，可以用单个的导体来代替。
不要求彼此相同的延迟电路108、112和144。此外，不要求彼此相同的受控制的RC电路166A、166B、166C和166D。
尽管图4所示的延迟电路144包括六个非门，但可以使用更多或更少数量的非门。此外，可以使用偶数或奇数个非门。非门190可以用于两个目的。首先，非门190整理选通信号54的边缘。第二，提供偶数个非门，以便适当地调整延迟的选通信号54的上升边缘的相位。但也可不要求这两个作用。首先，选通信号54的边缘在没有非门190的情况下就足够了。第二，依据延迟电路144中的非门数量，在没有非门190的情况下可以有偶数个非门。再有，电路和定时可以是诸如提供期望结果的偶数个非门。
不需要1∶2分频电路72，但可以设置该电路，以便对延迟电路76提供更大的时钟周期。
相位检测器104可以设置继电器式相位检测系统，利用该系统，不管导体74上的时钟信号与导体106上的反馈信号偏离多远，都供给控制线136相同量的正或负相位校正。相位检测器104可以按简单的锁存器来实现。相位检测器104可以是锁存器82的复制品。利用锁存器82的复制品，相位检测器104在锁存器82上有相同的建立和保持特性，以致因锁存器82的建立时间使导体78上的选通信号移位。如果在锁存器82上有非零的建立时间，那么最好是利用该建立时间使定时从数据单元中心偏移。滤波器118用于降低环路处于锁定时控制电压的变化。理论上讲，对于环路来说滤波器极点最好处于尽可能低的频率。一般应该限定有效区域。一般还应该限定锁定时间要求。在一些实施例中，把允许的波动设定为＜30mv，并因此设定主滤波器。第二，为了使环路更快地锁定，在复位反格式(deassertion)后可以使用高频滤波器。设定该滤波器的极点，使环路的锁定时间最小。由于波动随滤波器极点增加，所以应该考虑两个滤波器的极点，即由于第一极点提前，第一滤波器的锁定时间下降，而第二环路的锁定时间增加，来计算最小锁定时间。
如图1所示，部件14把数据传送至部件16。当然，部件16也可以把数据传送至部件14。与部件16中的延迟电路相同的延迟电路可以包括在部件14中。
结合在不同的导体上传送定时信息和数据的系统说明了上述优选实施例。但是，本发明也可以用于接口系统，在该接口系统中，在相同的导体上传送作为数据的定时信息。
利用本领域技术人员公知的各种材料和方法，可以实现本发明的各种结构。可以有在两个所展示的结构之间的中间结构(例如，缓冲器)或信号。有些导体不象所展示的那样是连续的，而是被中间结构分开。图中方框的边界用于说明的目的。实际的装置不会包括这样限定的边界。所展示部件的相对尺寸不表示实际的相对尺寸。
在工作的意义上使用术语“连接的”和相关术语，并不一定限于直接连接。例如，延迟电路144通过RC电路118和导体132与相位检测器104连接(尽管间接连接)。术语“响应”和相关术语指一个信号或事件在某种程度上受另一个信号或事件的影响，但不一定是充分或直接的影响。
如果说明书用“可以”、“应该”或“最好”来说明部件，那么指不要求特定的部件。
获得本公开利益的本领域技术人员会意识到，在不脱离本发明范围的情况下，可以根据上述说明和附图进行许多变更。因此，所附权利要求书包括限定本发明范围的任何修正案。
权利要求
1.一种电部件接口系统，包括时钟电路，提供时钟信号；发送部件，响应于时钟信号提供选通信号和数据信号；和接收部件，接收选通信号和数据信号，该接收部件包括延迟选通信号以便相对于数据信号的数据单元放置选通信号的边缘的延迟电路，该延迟电路有加载的延迟元件和直流电平恢复电路，以控制加载的延迟元件的负载。
2.如权利要求1的系统，其中把选通信号的边缘放置在数据单元的中心，以便对数据单元提供相同的建立和保持时间。
3.如权利要求1的系统，其中延迟电路包括主从延迟锁定环，该主从延迟锁定环包括分别引入相同延迟的两个主子延迟电路和一个从子延迟电路。
4.如权利要求1的系统，其中延迟电路接收时钟信号，并且延迟电路包括延迟锁定环，该延迟锁定环包括调制子延迟电路直至子延迟电路的延迟等于时钟信号的一个相位的电压信号。
5.如权利要求1的系统，其中延迟电路接收时钟信号的导数，并且该延迟电路包括延迟锁定环，该锁定环包括调制子延迟电路直至子延迟电路的延迟等于时钟信号导数的一个相位的电压控制信号。
6.如权利要求1的系统，其中时钟信号的频率被除以2，并被延迟电路接收。
7.如权利要求1的系统，其中直流电平恢复电路包括脉冲发生器。
8.如权利要求1的系统，其中直流电平恢复电路包括脉冲发生器，该脉冲发生器响应于系统的电源电压提供直流电平恢复信号。
9.如权利要求1的系统，其中延迟电路包括相位检测器和简单RC低通滤波器，该RC低通滤波器对相位检测器的输出进行滤波，产生控制子延迟电路的电压控制信号。
10.如权利要求1的系统，其中数据单元中心的导通信号边缘的位置对电源变化不敏感。
11.如权利要求1的系统，其中还包括控制数据单元宽度的电路。
12.如权利要求1的系统，还包括根据系统处于服务器模式还是处于台式模式来控制数据单元宽度的电路。
13.如权利要求1的系统，其中选通信号是非周期选通信号，该信号仅响应于数据信号的传送被触发。
14.如权利要求1的系统，其中延迟元件是非门。
15.如权利要求1的系统，其中延迟元件装在RC电路上。
16.如权利要求1的系统，其中边缘仅包括上升边缘。
17.一种电部件的接口系统，包括时钟电路，提供时钟信号；发送部件，提供与时钟信号对应的非周期选通信号和数据信号；和接收部件，接收选通信号和数据信号，该接收部件包括延迟电路，该延迟电路延迟选通信号以便相对于数据信号的数据单元放置选通信号的边缘，该延迟电路有加载的延迟元件和直流电平恢复电路，以控制加载的延迟元件的负载。
18.如权利要求17的系统，其中选通信号的边缘置于数据单元的中心位置，以便对数据单元提供相等的建立和保持时间。
19.如权利要求17的系统，其中延迟电路响应于时钟信号。
20.如权利要求17的系统，其中直流电平恢复电路包括脉冲发生器。
21.如权利要求17的系统，其中直流电平恢复电路包括脉冲发生器，该脉冲发生器响应于系统的电源电压提供直流电平恢复信号。
22.一种电部件接口系统，包括时钟电路，提供时钟信号；发送部件，提供与时钟信号对应的非周期选通信号和数据信号；和接收部件，接收选通信号和数据信号，该接收部件包括延迟电路，该延迟电路延迟选通信号以便相对于数据信号的数据单元放置选通信号的边缘，该延迟电路有用受控的RC电路加载的延迟元件，受控的RC电路包括直流电平恢复电路，以控制加载的延迟元件的负载。
23.如权利要求22的系统，其中选通信号的边缘置于数据单元的中心位置，以便对数据单元提供相等的建立和保持时间。
24.如权利要求22的系统，其中延迟电路响应于时钟信号。
25.如权利要求22的系统，其中直流电平恢复电路包括脉冲发生器。
26.如权利要求22的系统，其中直流电平恢复电路包括脉冲发生器，该脉冲发生器响应于系统的电源电压提供直流电平恢复信号。
全文摘要
本发明包括电部件接口系统(10)。该系统包括提供时钟信号(50)的时钟电路(44)。发送部件(14)提供与时钟信号(50)对应的非周期选通信号(54)和数据信号(18)。接收部件(16)接收选通信号(54)和数据信号(50)。接收部件包括延迟电路(76),该电路延迟选通信号以便相对于数据信号的数据单元确定选通信号边缘的位置。延迟电路(76)包括加载的延迟元件和控制加载的延迟元件负载的直流电平恢复电路(166A)。延迟元件可以是用RC负载加载的一串非门。直流电平恢复电路可以是脉冲发生电路。
文档编号G11C7/22GK1270713SQ98809096
公开日2000年10月18日 申请日期1998年7月7日 优先权日1997年7月14日
发明者S·R·莫尼 申请人:英特尔公司