多核微处理器功率选通高速缓存恢复机制的制作方法
【专利说明】多核微处理器功率选通高速缓存恢复机制
[0001] 相关申请的交叉引用
[0002] 本申请与如下的待决美国专利申请相关，并且其中的每一个都具有共同的受让人 和共同的发明人。
[0003]
【主权项】
1. 一种用于向集成电路提供配置数据的装置，所述装置包括： 布置在管芯上的半导体烙丝阵列，向其中编程用于布置在所述管芯上的、并且禪合到 所述半导体烙丝阵列的多个核也的压缩的配置数据；W及 禪合到所述多个核也上的存储器，所述存储器包括多个子存储器，多个子存储器的每 个对应于所述多个核也中的每一个，其中，所述多个核也中的一个被配置为在供电/重置 之后访问所述半导体烙丝阵列，W读取和解压所述压缩的配置数据，并且被配置为在所述 多个子存储器中存储用于所述多个核也的所述每一个内的一个或者多个高速缓存存储器 的多个解压的配置数据集合，W及其中，在功率选通事件之后，所述多个核也的每一个中的 一个接续地访问所述多个子存储器中的所述每一个中的相应的一个，W检索和采用所述解 压的配置数据集合，从而初始化所述一个或者多个高速缓存存储器。
2. 根据权利要求1所述的装置，其中，在所述多个核也的所述一个中的高速缓存烙丝 元件通过在供电/重置期间执行微代码来对所述压缩的配置数据进行解压。
3. 根据权利要求1所述的装置，其中，所述解压的配置数据集合的每个包括第一多个 半导体烙丝，其指示在所述一个或者多个高速缓存存储器中的一个内的一个或者多个子单 元位置，所述一个或者多个高速缓存存储器在正常操作期间不被采用。
4. 根据权利要求3所述的装置，其中，所述解压的配置数据集合的每个进一步包括第 二多个半导体烙丝，其指示所述一个或者多个高速缓存存储器的一个中的一个或者多个替 代子单元位置，所述一个或者多个高速缓存存储器在正常操作期间替代所述一个或者多个 子单元位置的相应位置将被采用。
5. 根据权利要求4所述的装置，其中，在所述一个或者多个高速缓存存储器的所述一 个内，所述子单元位置和所述替代子单元位置分别包括列和兀余列。
6. 根据权利要求4所述的装置，其中，在所述一个或者多个高速缓存存储器的所述一 个内，所述子单元位置和所述替代子单元位置分别包括行和兀余行。
7. 根据权利要求1所述的装置，其中，所述装置包括多核微处理器。
8. -种用于配置集成电路的方法，所述方法包括： 将半导体烙丝阵列放置在管芯上，向其中编程用于布置在管芯上的、并且被禪合到半 导体烙丝阵列上的多个核也的压缩的配置数据；W及 将多个存储器放置在管芯上，所述存储器包括多个子存储器，多个子存储器的每个对 应于多个核也中的每一个，并且其中多个核也的一个被配置为在供电/重置之后访问半导 体烙丝阵列，W对压缩的配置数据进行读取和解压，并且在多个子存储器中存储用于在多 个核也的每一个内的一个或者多个高速缓存存储器的多个解压的配置数据集合，W及其 中，在功率选通事件之后，多个核也的每一个中的一个接续地访问与多个子存储器的每一 个的相应一个，从而检索和采用解压的配置数据集合，W初始化一个或者多个高速缓存存 储器。
9. 根据权利要求8所述的方法，其中，在所述多个核也的一个中的高速缓存烙丝元件 通过在供电/重置期间执行微代码来对所述压缩的配置数据进行解压。
10. 根据权利要求8所述的方法，其中，所述解压的配置数据集合的每一个包括第一多 个半导体烙丝，其指示在所述一个或者多个高速缓存存储器中的一个内的一个或者多个子 单元位置，所述一个或者多个高速缓存存储器在正常操作期间不被采用。
11. 根据权利要求10所述的方法，其中，所述解压的配置数据集合的每一个进一步包 括第二多个半导体烙丝，其指示所述一个或者多个高速缓存存储器的一个中的一个或者多 个替代子单元位置，所述一个或者多个高速缓存存储器在正常操作期间替代所述一个或者 多个子单元位置的相应位置将被采用。
12. 根据权利要求11所述的方法，其中，在所述一个或者多个高速缓存存储器的所述 一个内，所述子单元位置和所述替代子单元位置分别包括列和兀余列。
13. 根据权利要求11所述的方法，其中，在所述一个或者多个高速缓存存储器的所述 一个内，所述子单元位置和所述替代子单元位置分别包括行和兀余行。
【专利摘要】提供了一种包括熔丝阵列和存储器的装置。熔丝阵列被布置在管芯上，并且被利用用于多个核心的压缩的配置数据来编程。存储器被耦合到所述多个核心，并且包括多个子存储器，多个子存储器的每个对应于所述多个核心中的每一个，其中，所述多个核心中的一个在供电/重置之后访问所述半导体熔丝阵列，并且读取和解压所述压缩的配置数据，并且被配置为在多个子存储器中存储用于所述多个核心的每一个内的一个或者多个高速缓存存储器的多个解压的配置数据集合，并且其中，在功率选通事件之后，多个核心的每一个中的一个接续地访问多个子存储器中的每一个中的相应的一个，以检索和采用解压的配置数据集合，从而初始化高速缓存存储器。
【IPC分类】G11C29-00, G11C17-18
【公开号】CN104575610
【申请号】CN201410667554
【发明人】G.G.亨利, 弟尼斯.K.詹, 史蒂芬.嘉斯金斯
【申请人】上海兆芯集成电路有限公司
【公开日】2015年4月29日
【申请日】2014年11月20日