一种e-fuse链路结构的制作方法
【技术领域】
[0001]本实用新型涉及一种e-fuse结构，具体为一种e-fuse链结构。
【背景技术】
[0002]在现代芯片，e-fUSe(电熔丝)被广泛的用到，它可以用来记录芯片身份信息，微调内部参数，更改芯片功能等。对于存储芯片而言，e-fuse还可以用来保存失效内存单元的修复方案。无论何种应用，e-fuse都会被大量的用到，为了实现电路的简化和芯片面积的节省，在芯片设计时就有如何有效构建e-fuse链或者阵列的问题。
[0003]现有技术中，一个e-fuse单元设计通常包含，e-fuse单元本身，e-fuse读取电路和e-fuse烧断电路；在e-fuse链路结构中，涉及到的e-fuse单元如图1所示，其包括e-fuse 单元本身，敏感放大器(Sense Amplifier)和传输门(Transfer gate) ;e_fuse 单元通过传输门与敏感放大器连接，当传输门打开时，e-fuse上的电压输入敏感放大器与基准电压做比较，这两个电压值的差被放大进而锁存在敏感放大器上，从而实现了 e-fuse的读取；当传输门关闭时，读取的e-fuse信息被锁存，外围电路可以通过端口 fuse_out读出锁存的e-fuse状态。读取过程的时序如图2所示，当读取使能(SE)信号为低时，敏感放大器读取e-fuse状态；当读使能为高时，敏感放大器锁存e-fuse状态。
[0004]基于以上所述的e-fuse单元设计，现有技术中的连接结构如图3所示，e-fuse单元本身和读取电路通过移位寄存器(Shift_reg)连接成链。这种电路的工作过程如下:1.读取使能(SE)为低时，所有e-fuse单元被同时放大读取，同时移位寄存器并行输入端(fuse_out)输入有效；2.读取使能为高时，e-fuse状态被锁存在敏感放大器，同时移位寄存器通过移位时钟(Sclk)的上升沿将敏感放大器锁存的状态转移到移位寄存器；3.移位寄存器串行输入端(Sin)有效，外围电路通过驱动Sclk，从串行输出端(shift_out)逐个输出e-fuse状态。读取时序图如图4所示。
[0005]现有技术中，对于每个e-fuse单元都有自己独一无二的敏感放大器，这里就会带来如下几个问题:1.每个e-fuse都有一个敏感放大器，而敏感放大器相对占有较大芯片面积，这样的重复单元必然消耗大量芯片面积，导致芯片成本增加；2.由于制造工艺偏差，每个敏感放大器都有自己的工作特性，这样就会导致每个e-fuse的读取特性不同，给测试或者应用带来难度；3.敏感放大器属于模拟电路，在布局布线时都要做特殊考虑，它在数量上的增加必然会加大物理设计的复杂度，从而延长设计周期，增加成本。
【实用新型内容】
[0006]针对现有技术中存在的问题，本实用新型提供一种结构简单，占用的芯片面积小，成本低的e-fuse链路结构。
[0007]本实用新型是通过以下技术方案来实现:
[0008]本实用新型一种e-fuse链路结构，包括若干e-fuse单元，一个敏感放大器，以及与e-fuse单元数量相等的寄存器；寄存器包括一个移位寄存器，其余寄存器的输入端和输出端依次相连后形成链式结构；链式结构的输入端连接移位寄存器的串行输出端，链式结构的输出端连接移位寄存器的串行输入端；若干e-fuse单元分别串联对应的传输门后并联形成链路单元共同连接到敏感放大器的一端；敏感放大器的另一端连接移位寄存器的并行输入端。
[0009]优选的，敏感放大器连接移位寄存器一端还并联设置有输入传输门。
[0010]优选的，链路单元串联输出传输门后连接到敏感放大器的一端。
[0011]进一步，寄存器的时钟输入端和输出传输门接入统一的读取使能，与e-fuse单元对应设置的传输门分别接入控制使能。
[0012]与现有技术相比，本实用新型具有以下有益的技术效果:
[0013]本实用新型所述结构，通过同一个链路单元上的e-fuse单元公用一个敏感放大器，避免了多个放大器读取特性不同的问题；同时在敏感放大器的另一端将寄存器也连接成链式结构，完成对选中e-fuse单元的状态的输出；因此极大的减少了放大器的数量，同时寄存器仅包括一个移位寄存器，而其他的寄存器采用普通的寄存器即可，结构简单，因此能够简化设计，优化芯片面积，降低成本。
[0014]进一步的，通过输入传输门和输出传输门的设置，能够通过输入到敏感放大器的数据进行双向的控制，结构简单，控制方便。
[0015]进一步的，利用同一的读取使能，能够保证对e-fuse单元的同步读取，同时配合对应的控制使能能够完成对不同位置处的e-fuse单元进行独立的选择控制，控制选择更加多样，控制更加灵活。
【附图说明】
[0016]图1为现有技术中e-fuse链路结构内e-fuse单元的电路连接示意图。
[0017]图2为图1所不电路的读取时序图。
[0018]图3为现有技术中以图1所示的e-fuse单元连接成e-fuse链路结构图。
[0019]图4为图3所不电路的读取时序图。
[0020]图5为本实用新型中所述e-fuse链路结构的连接示意图。
[0021]图6为图5所不电路的控制时序图。
【具体实施方式】
[0022]下面结合具体的实施例对本实用新型做进一步的详细说明，所述是对本实用新型的解释而不是限定。
[0023]本实用新型一种e-fuse链路结构，如图5所示，其包括若干e-fuse单元，一个敏感放大器，以及与e-fuse单元数量相等的寄存器；寄存器包括一个移位寄存器，其余寄存器的输入端和输出端依次相连后形成链式结构；链式结构的输入端连接移位寄存器的串行输出端，链式结构的输出端连接移位寄存器的串行输入端；若干e-fuse单元分别串联对应的传输门后并联后形成链路单元共同连接到敏感放大器的一端；敏感放大器的另一端连接移位寄存器的并行输入端。其中，敏感放大器连接移位寄存器一端还并联设置有输入传输门。
[0024]本优选实例中，如图5所示，链路单元串联输出传输门后连接到敏感放大器的一端，寄存器的时钟输入端和输出传输门接入统一的读取使能SE，与e-fuse单元对应设置的传输门分别接入控制使能SEx。
[0025]在本优选实例中所述e-fuse链路结构的基础上，执行对e-fuse链路结构的控制时，当读取使能SE为低电平时，某一个e-fuse单元通过对应的控制使能SEx的控制连接到敏感放大器输入端，该e-fuse单元的状态被放大读取；当读取使能SE为高时，所有e-fuse单元与敏感放大器隔离，敏感放大器的输出通过移位寄存器的并行输入端Pin_0锁存在移位寄存器中，并从串行输出端shift_out对外输出前一信号状态下选中e-fuse单元的状
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[0026]在依次重复循环的读取使能SE低电平和高电平变化，遍历所有的e-fuse单元后，实现e-fuse单元状态的逐个输出。
[0027]其中，敏感放大器连接移位寄存器一端还并联设置有输入传输门，输入传输门的控制端也接入读取使能SE ;当关闭敏感放大器，读取使能SE为低时，能通过外部输入Fuse_ref对移位寄存器锁存的e-fuse单元状态进行修改或复位。利用对读取使能和控制使能的配合，能够完成对选中e-fuse单元的状态的读取，能够任意选择所需要选中的e-fuse单元，有针对性的对其状态进行输出，目标性强，可控性高。利用对读取使能和控制使能的配合切换，能够完成对链路单元中所有e-fuse单元状态的逐个输出；并且通过输入传输门的设置，对敏感放大器中的锁存数据进行修改或复位，提高整体的容错性。
[0028]具体的，如图5所示，所有e-fuse单元通过传输门分离控制，统一接到一个共用敏感放大器上，敏感放大器的输出通过移位寄存器对外输出；其中，敏感放大器连接移位寄存器一端还并联设置有输入传输门，输入传输门的控制端也接入读取使能SE，当关闭敏感放大器，当读取使能SE为低时，能通过外部输入Fuse_ref对移位寄存器锁存的e-fuse单元状态进行修改或复位。
[0029]其中，移位寄存器在进行对e-fuse链路单元中每个e-fuse单元状态输出时，时序图如图6所示，读取使能SE作为全局读取和传输时钟，当电平为低时，某一个e-fuse单元通过其对应的控制使能SEx的控制连接到敏感放大器输入端，该e-fuse单元的状态被读取。当读取使能SE为高时，所有e-fuse单元与敏感放大器隔离，敏感放大器的输出通过移位寄存器的并行输入端Pin_0锁存在移位寄存器中，并从串行输出端shift_out端口对外输出前一信号状态下选中e-fuse单元的状态。通过上述控制的重复或定向操作，能够对所有的e-fuse单元的状态或选定的e-fuse单元的状态进行输出读取。
[0030]如图6所示，在整个读取过程中，读取使能SE周期性变化，其占空比50% ;读取第I位e-fuse时，控制使能SEO半个周期低电平，与读取使能SE同步，而其它控制使能SEx高电平；读取第2位e-fuse时，控制使能SEl半个周期低电平，与读取使能SE同步，而其它控制使能SEx高电平；读取第3位e-fuse时，控制使能SE2半个周期低电平，与读取使能SE同步，而其它控制使能SEx高电平；以此类推，读取第N-1位e-fuse时，控制使能SEn-1半个周期低电平，与读取使能SE同步，而其它控制使能SEx高电平。
【主权项】
1.一种e-fuse链路结构，其特征在于，包括若干e-fuse单元，一个敏感放大器，以及与e-fuse单元数量相等的寄存器； 所述的寄存器包括一个移位寄存器，其余寄存器的输入端和输出端依次相连后形成链式结构；链式结构的输入端连接移位寄存器的串行输出端，链式结构的输出端连接移位寄存器的串行输入端； 所述的若干e-fuse单元分别串联对应的传输门后并联形成链路单元共同连接到敏感放大器的一端；敏感放大器的另一端连接移位寄存器的并行输入端。
2.根据权利要求1所述的一种e-fuse链路结构，其特征在于，敏感放大器连接移位寄存器一端还并联设置有输入传输门。
3.根据权利要求1所述的一种e-fuse链路结构，其特征在于，链路单元串联输出传输门后连接到敏感放大器的一端。
4.根据权利要求3所述的一种e-fuse链路结构，其特征在于，寄存器的时钟输入端和输出传输门接入统一的读取使能(SE)，与e-fuse单元对应设置的传输门分别接入控制使能(SEx) ο
【专利摘要】本实用新型一种e-fuse链路结构，包括若干e-fuse单元，一个敏感放大器，以及与e-fuse单元数量相等的寄存器；寄存器包括一个移位寄存器，其余寄存器的输入端和输出端依次相连后形成链式结构；链式结构的输入端连接移位寄存器的串行输出端，链式结构的输出端连接移位寄存器的串行输入端；若干e-fuse单元分别串联对应的传输门后并联形成链路单元共同连接到敏感放大器的一端；敏感放大器的另一端连接移位寄存器的并行输入端。通过同一个链路单元上的e-fuse单元公用一个敏感放大器，避免了多个放大器读取特性不同的问题；同时在敏感放大器的另一端将寄存器也连接成链式结构，完成对选中e-fuse单元的状态的输出。
【IPC分类】G11C17-16, G11C17-18
【公开号】CN204375426
【申请号】CN201420851853
【发明人】王正文
【申请人】山东华芯半导体有限公司
【公开日】2015年6月3日
【申请日】2014年12月27日