一种FinFET结构和制作FinFET结构的方法

专利名称：一种FinFET结构和制作FinFET结构的方法
技术领域：
本发明涉及半导体器件领域；更具体而言，本发明涉及FinFET 器件结构和制作FinFET结构的方法。
背景技术：
FinFET (鳍形场效应晶体管)是一种新兴的技术，它使得器件更 小，性能更高。FinFET结构包括狭窄而孤立的硅条(鳍片)，鳍片的两 侧带有栅极。现有技术的FinFET结构是在绝缘体上硅(SOI)基片上 形成的。然而，在SOI基片上制作的FinFET会经受浮体效应。绝缘 体上硅基片上FinFET的浮体效应存储电荷，它是器件历史的函数。 同样，浮体FinFET经受门坎电压，这种电压又4艮难预测和控制，并 且随时间而变化。体电荷存储效应导致在几何尺寸一致的相邻器件间 的动态亚Vt (SubVt)漏泄及Vt失配。在块珪基片上制作的FinFET不 会经受浮体效应，但它们会经受大大增加的源/漏区与基片间的电容。 增加的源/漏区与基片间的电容是一种寄生效应，会导致性能(速度) 的降低。
因此，对无浮体效应且降低了寄生电容的FinFET器件以及制作 FinFET器件的方法来说，存在着需求。

发明内容
本发明的第一方面是一种结构，包括FinFET,具有一个在块 硅基片上形成的硅体；硅体与基片之间的体接触；以及在硅体内形成 并通过鳍片下电介质层与基片隔离的第一与第二源/漏区。
本发明的第二方面是一种结构，包括单晶硅鳍片，其在平行于 块硅基片顶表面的第一方向上延伸，鳍片在第一与第二源/漏区之间拥
平行于基片顶表面的第二方向上延伸 并横穿过沟道区域，第二方向与第一方向不同；位于栅电极与鳍片之 间的栅极电介质层；至少鳍片的部分沟道区域与基片形成直接的物理 及电接触；位于至少部分第一源/漏区与基片之间以及位于至少部分第 二源/漏区与基片之间的电介质层。
本发明的第三方面是一种方法，包括在硅基片顶表面上形成硅 鳍片，在鳍片的相对侧壁上形成栅极电介质；在鳍片的沟道区域上形 成一个栅电极，栅电极与鳍片的相对侧壁上的栅极电介质层形成直接 的物理接触；在沟道区域的第一侧的鳍片内形成第一源/漏区，在沟道 区域的第二侧的鳍片内形成第二源/漏区。从至少部分第一与第二源/ 漏区下方底切一部分基片以形成空隙；以及用绝缘材料填充空隙。


本发明的特征在附加权利要求中进行了阐明。然而，在结合附图 阅读本发明的时候，通过参照下列说明性的实施例的详细描述，能更 好地理解发明本身，其中
图1A至1F是阐明根据本发明的实施例在制作FinFET初始步 骤的横截面图2是图1F中阐明的结构的三维等角图3是图2中阐明的结构经过附加制作步骤后的三维等角图4是顶视图，图5A、 5B、 5C和5D是图3中阐明的结构分别 沿着直线5A-5A、 5B-5B、 5C-5C和5D-5D剖切后的横截面图6是顶视图，图7A、 7B、 7C和7D分别是图4、 5A、 5B、 5C 和5D中阐明的结构经过附加处理后分别沿着直线7A-7A、 7B-7B、 7C-7C和7D-7D剖切后的横截面图8是顶视图，图9A、 9B、 9C和9D分别是图6、 7A、 7B、 7C 和7D中阐明的结构经过附加处理后分别沿着直线9A-9A、 9B-9B、 9C-9C和9D-9D剖切后的横截面图；以及
图10是顶视图，图IIA、 IIB、 11C和11D分别是图8、 9A、 9B、
9C和9D中阐明的结构经过附加处理后分别沿着直线11A-11A、 11B-11B、 11C-11C和11D-11D剖切后的横截面图。
具体实施例方式
图1A至1F是横截面图，阐明根据本发明的实施例制作FinFET 的初始步骤。在图1A中，在块硅基片100上形成的是焊盘二氧化硅 层105，在焊盘二氧化硅层上形成的是焊盘氮化硅层110。块硅基片被 定义为单块单晶硅。贯穿焊盘二氧化硅层105及焊盘氮化硅层110形 成的是电介质浅槽隔离(STI)层115。环绕STI115侧面和底表面(而 非顶表面)显示的是任选的电介质衬垫(liner)120。形成STI115可以 通过在焊盘二氧化硅105和氮化硅110层中通过照相平版限定开口 ， 刻蚀(比如，通过活性离子刻蚀(RIE))出槽到基片IOO中基片没有焊盘 层保护的地方，用电介质回填槽并进行化学机械抛光(CMP)，使得STI 的顶表面与焊盘氮化硅层的顶表面共面。
在一个实例中，焊盘氧化物层105是通过基片IOO的热氧化形成 的，厚度为大约5 nm至大约20 nm。在一个实例中，焊盘氮化硅层 110是通过化学气相沉积(CVD)形成的，厚度为大约50 nm至大约500 nm。在一个实例中，STI 115包括CVD氧化物，如原硅酸四乙脂 (TEOS)或高密度等离子体(HDP)氧化物。在一个实例中，衬垫120包 括小于50nm厚的二氧化硅或氮化硅，或是双层结构，氮化硅在上， 二氧化硅在下。在一个实例中，STI 115的厚度为大约50 nm至大约 500 nm。然后，焊盘氮化硅层110相对氧化物选择性地(selective to oxide)剥离，并对STI 115进行平面化，使其与焊盘氧化物层105的顶 表面大体上同平面。
图1B中，在焊盘氧化物110， STI115上以及(如果存在的话) 在衬垫120的暴露边缘上沉积刻蚀停止层125，在刻蚀停止层上沉积 芯轴层130。在一个实例中，刻蚀停止层包括CVD氮化硅，其厚度为 大约2 nm至大约10 nm。在一个实例中，芯轴层130是上述的CVD 氧化物，其厚度大约为100nm至500 nm。芯轴层的厚度决定了后续
形成的硅鳍片的高度(高过现时的块硅100/焊盘二氧化硅层125界 面)。
图1C中，槽135刻蚀贯穿芯轴130以及刻蚀停止层125，暴露 槽底部的基片100。在一个实例中，槽135的宽度"W"为大约20 nm 至大约100 nm。宽度"W，，限定了后续形成的硅鳍片的宽度(小于任何 后续的侧壁氧化物，如果有的话)。
图1D中，被管帽145覆盖的单晶硅鳍片140形成在槽135中。 鳍片140的形成可通过选择性的外延生长到高于芯轴130的顶表面， 并随后进行平面化及凹陷RIE。在一个实例中，鳍片140的顶端在芯 轴130顶表面的下方凹进大约20mn至大约100 nm。在一个实例中， 管帽145可通过CVD沉积足够厚度的氮化硅而满溢凹进，并随后进 行CMP,使得管帽145的顶表面与芯轴130的顶表面共面。或者，可 以选择形成多晶硅鳍片而不是单晶硅鳍片。
图1E中，芯轴130(见图1D)被去除了。在一个实例中，当芯轴 130是氧化物而管帽145及刻蚀停止层125是氮化硅时，釆用RIE选 择性去除芯轴，使得氧化物的刻蚀快于氮化硅的刻蚀。或者，芯轴130 可以选择通过湿法刻蚀工艺去除(即，当芯轴130是二氧化硅时使用氬 氟酸水溶液)。然后，釆用RIE选择性去除刻蚀停止层125,使得氮化 硅的刻蚀快于二氧化硅的刻蚀，其中管帽145(见图1D)被减薄以形成 管帽145A。
图1F中，栅极电介质层150形成于鳍片140的侧壁上。本例中， 栅极电介质层150是热生成二氧化硅，因而暴露的基片IOO的薄层区 域也被氧化了。或者，可以沉积栅极电介质层150。在沉积栅极电介 质层的例子中，栅极电介质层150可以是高K(介电常数)材料，这种 情况下的实例包括但不仅限于金属氧化物，如TazOs、 BaTi03、 Hf02、 Zr02、 A1203，或是金属珪酸盐，如HfSM3y或HfSixOyNz又或是这些 层的组合。高K电介质材料的相对电容率大约在10以上。在一个实 例中，栅极电介质层150的厚度为大约0.5 nm至大约20 nm。
接着，栅极150的形成横穿鳍片140,覆盖层160形成于栅极的
顶端(而不是侧壁)(见图2)。在一个实例中，栅极155包括掺杂或未掺 杂的多晶硅或高硅化物的金属层，且至少厚度足够可以覆盖鳍片140 的侧壁。在一个实例中，覆盖层160是氮化硅，其厚度为大约100nm 至大约500 nm。
图2是图1F中阐明的结构的三维等角图。图2中，栅极155及 覆盖层与鳍片140交叉。在一个实例中，鳍片140与栅极155彼此正 交。在一个实例中，鳍片140与栅极155以鳍片晶面所定义的角度交 叉。在一个实例中，栅极155与覆盖层160通过栅极的覆盖 (blanket)CVD沉积而形成，随后进行CMP、覆盖层的覆盖CVD沉积、 照相平版及刻蚀工艺以限定栅极和覆盖层。
图3是图2中阐明的结构经过附加制作步骤后的三维等角图。图 3中，源/漏区180通过离子注入形成，然后，第一保护层165在鳍片 140和栅极155暴露的侧壁上形成，第二保护层170在栅极155侧壁 上的第一保护层165的上面形成，分隔片(spacer)175形成于与覆盖层 160相邻的第一和第二保护层165和170的顶边上。第一和第二保护 层165和170以及分隔片175的形成可通过以下一个实例而实现
(1) 实施氮化硅的覆盖CVD沉积以形成一整层的(a blanket of layer)第一保护层165;
(2) 实施氧化物的覆盖CVD沉积(如前所述)以在一整层的第一 保护层165上形成一整层的(a blanket of layer)第二保护层170;
(3) 对CVD氧化物实施CMP以露出覆盖层160;
(4) 实施RIE凹陷刻蚀，使覆盖层160凹进CVD氧化物顶表面
下；
(5) 实施氮化硅的覆盖CVD沉积，并随后进行分隔片RIE以形 成分隔片175;以及
(6) 实施RIE去除所有没有受到分隔片175保护的CVD氧化物。 图4是顶视图，图5A、 5B、 5C和5D是图3中阐明的结构分别
沿着直线5A-5A、 5B-5B、 5C-5C和5D-5D剖切后的横截面图；应当 指出，图5B、 5C和5D中，源/漏区边界180以短虚线表示。图5A
和5D中，基片100与鳍片140的界面以长虛线表示，尽管该界面由 于鳍片的外延生长无法检测出来。把它显示出来是为了进行参照。图 5A和5D中，鳍片140内的栅极155下方也存在沟道区域185。
图6是顶视图，图7A、 7B、 7C和7D分别是图4、 5A、 5B、 5C 和5D中阐明的结构经过附加处理后分别沿着直线7A-7A、 7B-7B、 7C-7C和7D-7D剖切后的横截面图。图7A和7D分别与图5A和5D 一致。图6、 7B和7C中，槽7C已经被刻蚀入基片100，其深度为"D"， 例如，无论基片是否暴露，利用RIE对硅的选择性刻蚀要快于二氧化 硅和氮化硅(见图4、图5B和5C)。在一个实例中，"D，，值为大约50 nm 至大约250 nm。在一个实例中，"D"值大约为STI115 厚度的一 半(或是STI 115与衬垫120总厚度的一半，如果衬垫120存在的话)。 鳍片140由管帽145A、栅极电介质层150以及保护层165防护以免刻 蚀，而栅极155由第一和笫二保护层165和170，以及管帽160和分 隔片175防护以免刻蚀。
图8是顶视图，图9A、 9B、 9C和9D分别是图6、 7A、 7B、 7C 和7D中阐明的结构经过附加处理后分别沿着直线9A-9A、 9B-9B、 9C-9C和9D-9D剖切后的横截面图。图9A与图7A—致。图8、 9B、 9C和9D中，硅已经过了湿法刻蚀，槽190被扩大(见图7B和7C)， 形成了槽190A并在源/漏区180对鳍片140底切，留下了硅基座195， 用于连接鳍片140与沟道区域185处的基片100。基座195有一个边 缘200，如图8中的虛线所示。取决于底切的量，源/漏区180可以被 完全或者部分底切，并且基座195的横截面积可以改变。可以有也可 以没有沟道区域185的底切。比如说，沟道区域185被部分底切，而 源/漏区(未在图9中示出)则被完全底切，不再出现在图9D中。部分 基片100和鳍片140在底切工艺中被去除。可进行各向同性的底切， 比如，利用硝酸和氢氟酸的混合液进行湿法刻蚀或利用CF4或SF4进 行RIE。或者，可以选择利用强碱，如氩氧化钾或刻蚀硅的[001晶面 要快于001晶面的羟化四甲铵的水溶液或乙醇溶液进行湿法刻蚀，实 现各向异性的底切。基座195提供了沟道区域185和基片100之间导 电体接触，有效地消除了浮体效应。
图10是顶视图，图11A、 11B、 11C和11D分别是图8、 9A、 9B、 9C和9D中阐明的结构经过附加处理后分别沿着直线11A-11A、 11B-11B、 11C-11C和11D-11D剖切后的横截面图。图10、 IIA、 IIB、 11C和11D中，沉积了电介质层205，填充(如图所示)或部分填充(未 示出)了槽190A的底切区域。电介质层205的顶表面与覆盖层160的 顶表面共面。在一个实例中，电介质层205通过保形CVD氧化物沉 积(如TEOS或HDP)以及随后的CMP而成。允许不完全填充底切区 域190A而留下空隙，这是因为残留的电介质205会封闭任何空隙。 不论是否完全填充空隙还是仍含有空隙，鳍片140与源/漏区180下方 的基片IOO之间的距离"T"(见图IID)都极大地降低了鳍片与基片之间 的寄生电容。在一个实例中，"T"值为大约50nm至大约250 nm。
与FinFET的接触(虽未示出，但在本技术领域中是众所周知 的)，可以通过形成穿过电介质层205、覆盖层145A和160直到源/ 漏区180和栅极155的接触通孔形成，用金属(例如，阻挡层衬垫和鴒) 填充通孔并进行CMP。接下来，根据本发明的实施例，通过完成含有 FinFET器件的集成电路芯片而建立包括形成多层布线和介入电介质 层在内的标准处理工艺。
因此，本发明的实施例提供了 FinFET器件及其制作方法，所制 作的FinFET器件无浮体效应且降低了寄生电容。
以上给出了本发明实施例的描述，以d更理解本发明。应该明确的 是，本发明并不只限于此处所描述的特殊实施例，而是可以做各种不 偏离本技术领域范畴的、对本领域技术人员来说是显而易见的修正、
重整以及替代。因此，规定下列的权力要求涵盖了所有这种符合本发 明精髓和范畴的修正和变更。
权利要求
1.一种结构，包括FinFET，它具有形成于块硅基片上的硅体；一个所述硅体与所述基片之间的体接触；以及形成于所述硅体内并通过所述鳍片下的电介质层而与所述基片隔离的第一和第二源/漏区。
2. 权利要求1的结构，其中所述硅体包括单晶硅或多晶硅，所 述基片包括单晶硅。
3. 权利要求l的结构，其中所述衬底包括所述基片上的外延层。
4. 权利要求l的结构，其中所述电介质层在所述基片顶表面下 延伸并进入所述基片。
5. 权利要求1的结构，其中所述体接触包括接触所述FinFET 的沟道区域的所述基片的基座(pedestal)，所述沟道区域位于所述第一 和第二源/漏区之间以及所述FinFET的栅电极下方。
6. —种结构，包括单晶硅鳍片，沿着平行于块硅基片顶表面的第一方向延伸，所述 鳍片具有位于第一和第二源/漏区之间的沟道区域；导电的栅电极，沿着平行于所述基片所述顶表面的第二方向延 伸，并横穿过所述沟道区域，所述第二方向与所述第一方向不同；位于所述栅电极和所述鳍片间的栅极电介质；至少所述鳍片的所述沟道区域的一部分与所述基片形成直接的 物理和电接触；以及电介质层，位于所述第一源/漏区的至少一部分和所述基片之间， 以及所述第二源/漏区的至少 一部分和所述基片之间。
7. 权利要求6的结构，其中所述电介质层在所述沟道区域的一 部分的下方延伸。
8. 权利要求6的结构，其中所述栅极电介质形成于所述鳍片的 相对侧壁上，所迷栅电极与所述鳍片的所述相对侧壁上的所述栅极电 介质形成直接的物理接触，并通过所述鳍片的顶表面。
9. 权利要求6的结构，进一步包含所述电介质层中的空隙。
10. 权利要求6的结构，其中所述电介质层在所述基片的所述顶 表面下方延伸并进入所述基片。
11. 权利要求6的结构，其中所述电介质层在所述鳍片底表面以 上延伸并进入所述鳍片。
12. 权利要求6的结构，其中所述鳍片底表面与所述基片的所述 顶表面形成直接的物理和电接触。
13. —种方法，包括 在硅基片顶表面形成硅鳍片； 在所述鳍片的相对侧壁上形成栅极电介质； 在所述鳍片的沟道区域上形成一个栅电极，所述栅电极与所迷鳍片的所述相对侧壁上的所述栅极电介质层形成直接的物理接触；在所述鳍片内所述沟道区域的第一侧上形成第一源/漏区，在所述鳍片内所述沟道区域的第二侧上形成第二源/漏区；从所述第一和第二源/漏区的至少一部分的下方去除所述基片的一部分，以形成空隙；并且 用电介质材料填充所述空隙。
14. 权利要求13的方法，其中所述鳍片通过硅的外延沉积而成。
15. 权利要求13的方法，其中所述的去除所述基片的一部分包括实施第一刻蚀以形成在所述鳍片的相对侧壁上进入所述基片但 不在所述栅电极下方的槽；以及实施第二次刻蚀，通过侧向刻蚀所述槽的侧壁实现底切所述鳍片。
16. 权利要求15的方法，其中所述第二刻蚀从暴露在所述第二 次刻蚀下的所述鳍片区域内的所述鳍片的所述底表面去除一层。
17. 权利要求13的方法，其中所述的形成所述硅鳍片包括 在所述基片的所述顶表面形成芯轴层；在所述芯轴层内刻蚀出槽，所述基片的所述顶表面在所述槽的底 部被暴露；以及用硅填充所述槽。
18. 权利要求13的方法，进一步包括在所述的去除所述基片的所述部分之前，在所述栅电极顶表面形 成覆盖层，在所述栅电极的侧壁上形成保护层，该保护层用于防止在 所述的去除所述基片的所述部分期间对所述栅电极的刻蚀。
19. 权利要求13的方法，其中所述基片包括单晶硅，所述鳍片 包括单晶硅或多晶硅。
20. 权利要求13的方法，其中所述空隙在沟道区域的一部分的 下方延伸。
全文摘要
一种FinFET结构及FinFET结构的制作方法。该方法包括在硅基片顶表面形成硅鳍片；在鳍片的相对侧壁上形成栅极电介质；在鳍片的沟道区域上形成栅电极，栅电极与位于鳍片的相对侧壁上的栅极电介质层形成直接的物理接触；在鳍片内沟道区域的第一面上形成第一源/漏区，在鳍片内沟道区域的第二面上形成第二源/漏区；从至少部分第一和第二源/漏区下方去除部分基片以形成空隙；用电介质材料填充空隙；本结构还包括FinFET的硅体与基片之间的体接触。
文档编号H01L21/336GK101097956SQ200710096580
公开日2008年1月2日 申请日期2007年4月16日 优先权日2006年6月29日
发明者威廉·P.·郝维斯, 小罗杰·A.·布斯, 杰克·A.·迈德曼 申请人:国际商业机器公司