专利名称：具垂直电性自我连接的三维堆栈芯片结构及其制造方法
技术领域：
本发明关于一种三维堆栈芯片结构及其制造方法；特别是有关于一种具 垂直电性自我连接的三维堆栈芯片结构及其制造方法。
背景技术：
为了迎合未来电子产品的轻薄短小、省电与高效能的需求趋势，目前传 统半导体二维(2D)芯片的构装与线路连接方式已经不符合未来的产品需求。因 此，将二维的芯片导线布局方式改为三维(3D)的连接方式将可以有效解决传统 二维芯片导线布局方式所遭遇的技术瓶颈。三维芯片的堆栈方式可以有效增 加单位面积的元件密度、降低芯片尺寸大小与能量损耗等优点。
美国专利第5,279,991号揭示一种三维堆栈芯片制造方法，先切割晶片将 各个芯片分离出来后，将多个芯片堆栈起来，再利用金属真空溅射方法与光 刻工艺形成堆栈芯片的芯片侧壁导线连接。美国专利第5,517,057号、第 5,502,667号、第5,561,622号、第5,563,086号、第5,614,277号、第5，648，684 号、第5,763,943号、第5,907,178号及第5,930，098号揭示的三维堆栈芯片 制造方法先切割晶片将各个芯片分离出来，再将欲堆栈的芯片堆栈起来，之 后再利用金属真空溅射方式与光刻工艺形成堆栈芯片的芯片侧壁导线连接。 前述三维堆栈芯片制造方法应用于相同尺寸大小芯片的堆栈。不同尺寸大小 的芯片则放于被堆栈芯片的最上层，而利用打线方式形成金属连接。美国专 利第6,177,296号揭示的一种三维堆栈芯片制造方法先将晶片切割分离出各个 芯片后，再将欲堆栈的芯片堆栈起来，再利用导电胶形成堆栈芯片的芯片侧 壁金属连接。美国专利第6,188,129号揭示的三维堆栈芯片制造方法先将晶片
7切割分离出各个芯片后，再将欲堆栈的芯片堆栈起来，之后再利用金属真空 溅射方式与光刻工艺形成堆栈芯片的芯片侧壁金属连接，并且直接形成锡球
凸块于堆栈芯片的侧壁上。美国专利第7,102,238号揭示的一种三维堆栈芯片 制造方法以晶片级方式形成金属导线于晶片正面、背面及芯片边缘的侧壁。 芯片的堆栈方式利用芯片间的锡球凸块作电性连接导通。美国专利第 7,208,343号揭示的三维堆栈芯片制造方法先切割晶片以分离各个芯片，再将 欲堆栈的芯片堆桟起来，之后再利用导电胶形成堆栈芯片的侧壁金属连接。
前述己知的各种三维堆栈芯片制造方法均需使用相当昂贵的设备并且工 艺复杂耗时，使得这些三维堆栈芯片制造方法花费相当髙的成本。据此，亟 待提供一种可降低制造成本的三维堆栈芯片结构及其制造方法。
发明内容
本发明提供一种具垂直电性自我连接的三维堆桟芯片结构及其制造方 法，采用非光刻工艺的低成本无电镀技术(electroless plating technique)来完成 三维堆栈芯片间的垂直电性自我连接。
本发明提供的一种具垂直电性自我连接的三维堆栈芯片结构，包括从 下至上堆栈的多数个芯片，其中至少两个所述的芯片分别具有多数个金属垫 对应其至少一芯片侧边；多数层第一绝缘层，分别形成于每一该芯片的一第 一表面上方并曝露出所述的金属垫，而每一该金属垫上方形成一电性接触穿 过该第一绝缘层；多数层电性导线层，形成于每一该芯片的该第一绝缘层上 方，该电性导线层包含多数条电性导线延伸至该芯片对应所述的金属垫的该 芯片侧边，每一该金属垫通过其电性接触电性连接于对应的一条前述电性导 线；多数层第二绝缘层，形成于每一该芯片的该第一绝缘层上方包覆该芯片 并使其该芯片侧边的所述的电性导线裸露出来；及多数条垂直电性导线，形 成于所述的堆栈芯片的该芯片侧边并电性连接裸露于该芯片侧边的所述的电 性导线，以建立该三维堆栈芯片的垂直电性自我导通。另一方面，本发明提供的一种具垂直电性自我连接的三维堆栈芯片结构 制造方法步骤包括提供一晶片，该晶片上形成有多数个芯片，相邻的所述 的芯片之间具有一切割道，每一该芯片具有多数个金属垫；形成一凹沟于该 晶片上每一切割道中；形成一第一绝缘层于该晶片上并于其中形成多数个开 口，以使所述的金属垫曝露出来；形成一电性导线层于该第一绝缘层上，该 电性导线层包含多数条电性导线延伸跨越所述的凹沟，并使所述的金属垫分 别电性连接对应的一条该电性导线；形成一第二绝缘层于该电性导线层上方; 将一临时基板贴合于该第二绝缘层上；将该晶片底部薄化至所述的凹沟位置 对应处；移除该临时基板，以得到一包含前述电性导线层的晶片；将多数个 包含前述电性导线层的晶片对位接合堆栈在一起；形成一沟槽于堆栈的所述 的晶片对接的每一切割道中，以侧向裸露出每一条该电性导线的一部份；进 行无电镀工艺，以于每一沟槽的一侧壁形成多数条垂直电性导线电性连接该 侧壁处被裸露的所述的电性导线；及进行晶片切割，以形成多数个三维堆栈 芯片。
此外，本发明提供另一种具垂直电性自我连接的三维堆栈芯片结构，其 包括互相堆栈的至少两个芯片，每一该芯片对应其至少一芯片侧边具有多 数个金属垫； 一电性导线层，形成于每一该芯片的上表面，该电性导线层包 含多数条电性导线，其中每一该金属垫电性连接一条前述电性导线； 一第一 绝缘层，形成于下层芯片上表面上方并裸露出所述的电性导线的一部份；一 第二绝缘层，形成于上层芯片上表面上方包覆该上层芯片并侧向裸露出其所 述的电性导线的一部份；及多数条垂直电性导线，形成于该上层芯片至少一 该芯片侧边并分别电性连接其一条侧向裸露的该电性导线与该下层芯片对应 的一条前述电性导线。
本发明还提供一种具电性自我连接的芯片制造方法，其包括提供一芯 片，该芯片具有多数个金属垫形成于其一表面上；及进行无电镀工艺，以形 成一金属层于每一该金属垫外表面上，其中相邻的所述的金属垫间的金属层彼此电性接触。
本发明还提供另一种具电性自我连接的三维堆栈芯片制造方法，其包括: 提供一第一芯片，该第一芯片具有多数个金属垫于其一表面下方；形成一第 一绝缘层于该第一芯片的该表面上方，并使所述的金属垫曝露出来；提供一 第二芯片，该第二芯片具有多数个金属垫于其一表面下方；形成一第二绝缘 层于该第二芯片的该上表面上方，并使所述的金属垫曝露出来；形成一间隔 层于该第一芯片的该第一绝缘层上；将该第二芯片以金属垫对金属垫方式对 接堆栈于该第一芯片上方；及进行无电镀工艺，以形成一金属接触于每一对 对应的所述的金属垫之间。
本发明采用简单的无电镀工艺来完成本发明三维堆栈芯片的垂直电性自 我连接，并不需使用到昂贵的硅穿孔(Through Silicon Via, TSV)技术来建立垂 直电性导通。故本发明提供了一种具低成本优势的三堆栈芯片结构及其制造 方法。
图1A至图1B为显示一芯片的金属垫间电性自我连接形成技术的示意图； 图2A至图2J为根据本发明的一实施例的具垂直电性自我连接的三维堆
栈芯片结构制造方法各步骤对应的结构截面示意图； 图3A为图2J的三维堆栈芯片结构的上视示意图； 图3B为图3A沿A-A'线的侧视示意图； 图3C为图3A沿B-B'线的截面示意图4A至图4D为显示本发明三维堆栈芯片结构的各种电性连接示意图； 图5A至图5C为图2的具垂直电性自我连接的三维堆栈芯片结构制造方
法的一变化例各步骤对应的结构截面示意图6为根据本发明的另一实施例的具垂直电性自我连接的三维堆栈芯片
结构截面示意图；及图7为根据本发明的又另一实施例的具金属垫间电性自我连接的堆栈芯 片结构截面示意图。
附图标号
2a、 2b、 2c、 2d——三维堆栈芯片
10--—芯片102—-金属垫
104—-金属层
20、 20a、 20b、 20c——晶片
21-…临时基板
60、 62、 70、 72——芯片64-—-黏着层
200a、 200b——芯片201 —-凹沟
202----金属垫203—--第一绝缘层
204—开口205—--电性导线层
205a----电性导线206—-第二绝缘层
207—-沟槽208—-开口
209…-垂直电性导线210—-金属接触
211——导电凸块212—--绝缘性保护层
602、 622——金属垫
603a、 603b——第一电性导线
604…-第一绝缘层
623a、 623b——第二电性导线
624—-第二绝缘层
625a、 625b——垂直电性导线
626--金属接触627—--导电凸块
702、 722--金属垫704、724-—绝缘层
725——间隔层726—--金属接触
具体实施例方式
图1A及图IB为一芯片IO上各金属垫102间电性自我连接形成技术的示 意图，其采用无电镀工艺(electroless plating process)将金属104沉积于各金属 垫102上，使沉积的金属104等向长大，进而在各金属垫102间形成金属桥 接，以形成各金属垫102间的电性自我连接。本发明将此一概念进一步应用 在三维堆栈芯片的架构，以简单的无电镀工艺建立三维堆栈芯片间的垂直电 性导通。
本发明具垂直电性自我连接的三维堆栈芯片结构及其制造方法，通过以 下实施例配合附图，将予以详细说明如下
图2A至图2J是根据本发明的一实施例的具垂直电性自我连接的三维堆 桟芯片结构制造方法各步骤对应的结构截面示意图。请参照图2A，首先提供 一晶片20，例如硅晶片，该晶片20上形成有多数个芯片200a、 200b，相邻 的所述的芯片200a、 200b之间具有一切割道(未示出)，并且每一该芯片200a 及/或200b具有多数个金属垫202，例如铝垫。请参照图2B，利用切割刀具 或激光或刻蚀方式于该晶片20上每一切割道形成一凹沟201。接着，形成一 第一绝缘层203于该晶片20上方并填入所述的凹沟201。之后，形成多数个 开口 204于该第一绝缘层203中，以曝露出所述的金属垫202。请参照图2C， 形成一电性导线层205于该第一绝缘层203上。该电性导线层205包含多数 条电性导线延伸跨越所述的凹沟201，并使所述的金属垫202分别电性连接对 应的一条该电性导线205a。该电性导线层205可以是一铝金属层或铜金属层 并可包含有附着层金属钛(Ti)或钨化钛(TiW)或铬(Cr)等金属材料。请参照图 2D，接着形成一第二绝缘层206于该电性导线层205上方，该第二绝缘层206 可以是一具芯片黏着功能的绝缘层。请参照图2E，将一临时基板(handling substrate)21暂时贴合于该第二绝缘层206上，并将该晶片20背面研磨薄化至 所述的凹沟201对应位置处。本发明薄化的晶片厚度较佳小于20微米(li m)。
12之后，再将该临时基板21从该晶片20上方移除，以形成具有该电性导线层 205的薄化晶片。请参照图2F，重复前述步骤，分别形成多个具有该电性导 线层205的薄化晶片20a、 20b。将所述的具有该电性导线层205的薄化晶片 20a、 20b与具有该电性导线层205的前述薄化晶片20及一未薄化的具有该电 性导线层205的晶片20c对位接合堆栈在一起，其中所述的第二绝缘层206 可以具有芯片黏着功能或者例如所述的晶片两两之间利用黏着层彼此接合(未 示出)。请参照图2G，形成一沟槽207于堆栈的所述的晶片20、 20a、 20b、 20c对接的每一切割道中，以侧向裸露出每一条该电性导线205a的一部份， 同时于该最上层晶片20的该第二绝缘层206中形成多数个开口 208，以使其 该电性导线层205的部份表面曝露出来。请参照图2H，接着进行无电镀工艺 (elctroess plating process),以在所述的电性导线205a的侧向裸露部份沉积一 金属层，通过所述的金属层的等向成长使相邻所述的金属层彼此接触，而形 成一垂直电性导线209连接对应的所述的电性导线205。同时形成一金属接触 210于最上层晶片20的该第二绝缘层206中并电性接触对应的一该金属垫 202。通过前述无电镀工艺即可在所述的堆栈晶片20、 20a、 20b、 20c的各沟 槽207侧壁形成多数条前述垂直电性导线209。所述的垂直电性导线209及金 属接触210可以包含铜、镍、锡、金或其组合。请参照图21，接着形成导电 凸块211例如锡球凸块于该最上层晶片20的所述的金属接触210上方，以提 供与外界电性导通的路径。请参照图2J，进行晶片切割，以形成多数个具有 垂直电性自我连接的三维堆栈芯片2a、 2b。
图3A是前述具有垂直电性自我连接的三维堆栈芯片2a、 2b的上视示意 图，图3B是图3中沿A-A'线的侧面示意图，及图3C是图3A沿B-B'线的截 面示意图，其中图3C是对应图2J的三维堆栈芯片2b截面结构，其中元件标 号已从附图中省略。
本发明方法形成的具垂直电性自我连接的三维堆栈芯片结构可以有如图 4A至图4D的垂直电性连接方式，其中图4A是具有第二芯片至第四芯片(IC2-IC3-IC4)之间的垂直电性连接，图4B是具有第二芯片与第四芯片 (IC2-IC4)之间的垂直电性连接，图4C是具有第三芯片(IC3)与外界的电性连 接，而图4D是具有第二芯片(IC2)与外界的电性连接。此外，如果最下层芯片 欲与外界电性连接，则于其它层芯片可设计不与其铝垫相连接的电性导线层
横跨其相邻切割道。
再者，本发明还可形成一保护层于所述的三维堆桟芯片2a、 2b的各芯片
侧壁覆盖并保护所述的垂直电性导线，如图5A至图5C所示。图5A为图2H 的对应工艺步骤完成后，接着再形成一绝缘性保护层212于该上层芯片20的 所述的金属接触210上方，并同时覆盖所述的垂直电性导线209，并使所述的 金属接触210曝露出来。请参照图5B，接着形成一导电凸块211于该上层芯 片20的一该金属接触210上方，以建立与外界电性连接的路径。请参照图5C， 接着进行晶片切割，以形成多数个三维堆栈芯片2c、 2d。
图6为根据本发明另一实施例的三维堆桟芯片结构截面示意图，在此一 实施例中，该三维堆栈芯片包括两个不同芯片尺寸大小的芯片60、 62，两者 通过一黏着层64接合堆栈在一起。该芯片60具有多数个金属垫602，例如铝 垫。 一第一电性导线层形成于该芯片60上表面，该第一电性导线层包括多数 条第一电性导线603a、 603b，以使所述的金属垫602电性连接至一条对应的 第一电性导线603a、 603b。 一第一绝缘层604形成于该第一电性导线层上方 并使所述的第一电性导线603a、 603b的部份表面裸露出来。该芯片62具有 多数个金属垫622，例如铝垫。 一第二电性导线层形成于该芯片62上方，该 第二电性导线层包括多数条第二电性导线623a、 623b，分别延伸至该芯片62 的相对芯片侧边，而使所述的第二电性导线623a、 623b侧向裸露出来。该芯 片62的一该金属垫622电性连接至一条对应的第二电性导线623b。 一第二绝 缘层624形成于该第二电性导线层上方，并使该第二电性导线623a的部份表 面曝露出来。在此一实施例中进行无电镀工艺，以在所述的第一电性导线603a 及603b被裸露的部份及所述的第二电性导线623a、 623b侧向裸露的部份分
14别沉积一金属层。所述的金属层等向成长直至彼此接触，而形成一条垂直电
性导线625a于对应的该第一电性导线603a与该第二电性导线623a之间，及 形成一条垂直电性导线625b于对应的该第一电性导线603b与该第二电性导 线623b之间。同时沉积形成一金属接触626于该第二绝缘层624中并电性接 触一对应的第二电性导线623a。接着，形成多数个导电凸块627例如锡球凸 块于该第二绝缘层624上方，以使该第二电性导线623a可与外界建立电性连 接。在此一实施例中，所述的第一电性导线603a及603b与所述的第二电性 导线623a、 623b与图2的所述的电性导线205a材质相同，而所述的垂直电性 导线625a、 625b与图2的所述的垂直电性导线209材质相同。被堆栈的该芯 片62的厚度较佳小于20微米(li m)。
本发明利用无电镀工艺形成电性自我连接导线的概念还可应用于两个芯 片间金属垫互相相对的电性自我连接。图7为本发明又另一实施例的结构截 面示意图。在此一实施例中，本发明的芯片堆栈结构包括两个正面对正面彼 此对位接合堆桟在一起的芯片70、 72，其中该芯片70具有多数个金属垫702， 例如铝垫，而一绝缘层704形成于该芯片70上方，并使所述的金属垫702的 部份表面曝露出来。该芯片72具有多数个金属垫722，例如铝垫，而另一绝 缘层724形成于该芯片72上，并使所述的金属垫722的部份表面曝露出来。 在此一实施例中，所述的芯片70、 72正面对正面彼此对位接合堆栈在一起， 并使所述的金属垫702、 722互相对位。 一间隔层725介于所述的芯片70、 72 之间以于两者间形成间隙。在此一实施例中，进行无电镀工艺以沉积形成一 金属接触726于每一对对应的所述的金属垫702、 722之间。
本发明方法除了可应用于芯片对芯片的堆栈外，还可应用于芯片对晶片 或晶片对晶片的晶片级构装工艺。
以上所述仅为本发明的具体实施例而己，并非用以限定本发明的权利要 求；凡其它未脱离本发明所揭示的精神下所完成的等效改变或修饰，均应包 含在保护范围内。
1权利要求
1. 一种具垂直电性自我连接的三维堆栈芯片结构，其特征是，该三维堆栈芯片结构包括多数个芯片，所述的芯片从下至上呈三维堆栈结构，至少二个所述的芯片分别具有多数个金属垫对应其至少一芯片侧边；一第一绝缘层，形成于每一所述的芯片的一第一表面上方并曝露出所述的金属垫，每一该金属垫上方形成一电性接触穿过所述的第一绝缘层；一电性导线层，形成于每一所述的芯片的第一绝缘层上方，该电性导线层包含多数条电性导线延伸至所述的芯片对应所述的金属垫的芯片侧边，每一金属垫通过其电性接触电性连接于对应的一条前述电性导线；一第二绝缘层，形成于每一所述的芯片的第一绝缘层上方包覆该芯片并使其芯片侧边的所述的电性导线裸露出来；及多数条垂直电性导线，形成于所述的芯片侧边并电性连接裸露于所述的芯片侧边的所述的电性导线。
2. 如权利要求1所述的具垂直电性自我连接的三维堆栈芯片结构，其特征是，该三维堆栈芯片结构还包含多数个导电凸块位于最上层芯片的第一表面上方并电性耦接于对应的所述的电性导线。
3. 如权利要求1所述的具垂直电性自我连接的三维堆栈芯片结构，其特征 是，所述的第二绝缘层具有芯片黏着功能。
4. 如权利要求1所述的具垂直电性自我连接的三维堆栈芯片结构，其特征是，所述的芯片两两之间具有一黏着层。
5. 如权利要求1所述的具垂直电性自我连接的三维堆栈芯片结构，其特征是，所述的电性导线层的所述的电性导线包含铝或铜。
6. 如权利要求1所述的具垂直电性自我连接的三维堆栈芯片结构，其特征是，所述的电性导线含有钛、钨化钛或铬组成的金属附着层。
7. 如权利要求1所述的具垂直电性自我连接的三维堆栈芯片结构，其特征是，所述的垂直电性导线以无电镀沉积方法形成。
8. 如权利要求7所述的具垂直电性自我连接的三维堆栈芯片结构，其特征是，所述的垂直电性导线包含铜、镍、锡、金或其组合。
9. 如权利要求1所述的具垂直电性自我连接的三维堆栈芯片结构，其特征是，被堆栈的每一所述的芯片厚度小于20微米。
10. 如权利要求1所述的具垂直电性自我连接的三维堆栈芯片结构，其特征是，该三维堆栈芯片结构还包含一保护层包覆所述的垂直电性导线。
11. 一种具垂直电性自我连接的三维堆栈芯片结构，其特征是，该三维堆栈芯片结构包括互相堆栈的至少两个芯片，每一所述的芯片对应其至少一芯片侧边具有多数个金属垫；一电性导线层，形成于每一所述的芯片的上表面，该电性导线层包含多数条电性导线，其中每一所述的金属垫电性连接一条前述电性导线；一第一绝缘层，形成于下层芯片上表面上方并裸露出所述的电性导线的一部份；一第二绝缘层，形成于上层芯片上表面上方包覆所述的上层芯片并侧向裸露出其所述的电性导线的一部份；及多数条垂直电性导线，形成于所述的上层芯片至少一芯片侧边并分别电性连接其一条侧向裸露的电性导线与所述的下层芯片对应的一条前述电性导线。
12. 如权利要求11所述的具垂直电性自我连接的三维堆桟芯片结构，其特征是，所述的芯片具有相同尺寸大小或不同尺寸大小。
13. 如权利要求11所述的具垂直电性自我连接的三维堆栈芯片结构，其特征是，该三维堆栈芯片结构还包含多数个导电凸块位于所述的第二绝缘层上方，其中所述的上层芯片的至少一条前述电性导钱与一所述的导电凸块电性耦接。
14. 如权利要求11所述的具垂直电性自我连接的三维堆栈芯片结构，其特征是，所述的垂直电性导线以无电镀沉积方法形成。
15. 如权利要求14所述的具垂直电性自我连接的三维堆栈芯片结构，其特征是，所述的垂直电性导线包含铜、镍、锡、金或其组合。
16. 如权利要求11所述的具垂直电性自我连接的三维堆栈芯片结构，其特征是，所述的上层芯片与下层芯片的所述的电性导线包含铝或铜。
17. 如权利要求11所述的具垂直电性自我连接的三维堆栈芯片结构，其特征是，所述的电性导线含有钛、钨化钛或铬组成的金属附着层。
18. 如权利要求11所述的具垂直电性自我连接的三维堆栈芯片结构，其特征是，该三维堆栈芯片结构还包含一绝缘性黏着层介于所述的上层芯片与下层芯片之间。
19. 如权利要求11所述的具垂直电性自我连接的三维堆栈芯片结构，其特征是，被堆栈的所述的芯片厚度小于20微米。
20. —种具垂直电性自我连接的三维堆栈芯片结构的制造方法，其特征是，该方法包括提供一晶片，该晶片上形成有多数个芯片，相邻的所述的芯片之间具有一切割道，每一所述的芯片具有多数个金属垫；形成一凹沟于所述的晶片上每一切割道中；形成一第一绝缘层于所述的晶片上并于其中形成多数个开口，以使所述的金属垫曝露出来；形成一电性导线层于所述的第一绝缘层上，该电性导线层包含多数条电性导线，以使所述的金属垫分别电性连接对应的一条电性导线，所述的电性导线延伸跨越所述的凹沟；形成一第二绝缘层于所述的电性导线层上方；将一临时基板贴合于所述的第二绝缘层上；将所述的晶片底部薄化至所述的凹沟位置对应处；移除所述的临时基板，以得到一包含前述电性导线层的晶片；将多数个包含前述电性导线层的晶片对位接合堆栈在一起；形成一沟槽于堆栈的所述的晶片对接的每一切割道中，以侧向裸露出每一条所述的电性导线的一部份；进行无电镀工艺，以于每一沟槽的一侧壁形成多数条垂直电性导线，以电性连接所述的侧壁处被裸露的所述的电性导线；及进行晶片切割，以形成多数个三维堆栈芯片。
21. 如权利要求20所述的具垂直电性自我连接的三维堆栈芯片结构的制造方法，其特征是，在形成前述沟槽于堆栈的所述的晶片的每一切割道之前，还包含将前述堆栈的所述的晶片对位接合堆栈于一未薄化包含前述电性导线层的晶片上。
22. 如权利要求20所述的具垂直电性自我连接的三维堆栈芯片结构的制造方法，其特征是，在进行晶片切割之前，还包含形成多数个导电凸块于最上层晶片的所述的第二绝缘层上方，藉以提供后续形成的每一所述的三维堆栈芯片与外界的电性导通。
23. 如权利要求20所述的具垂直电性自我连接的三维堆桟芯片结构的制造方法，其特征是，所述的第二绝缘层具有芯片黏着功能。
24. 如权利要求20所述的具垂直电性自我连接的三维堆栈芯片结构的制造方法，其特征是，所述的垂直电性导线包含铜、镍、锡、金或其组合。
25. —种具电性自我连接的芯片制造方法，其特征是，该制造方法包括提供一芯片，该芯片具有多数个金属垫形成于其一表面上；及进行无电镀工艺，以形成一金属层于每一所述的金属垫外表面上，其中相邻的所述的金属垫间的所述的金属层彼此电性接触。
26. —种具电性自我连接的三维堆栈芯片制造方法，其特征是，该制造方法包括提供一第一芯片，该第一芯片具有多数个金属垫于其一表面下方；形成一第一绝缘层于所述的第一芯片的表面上方，并使所述的金属垫曝露出来；提供一第二芯片，该第二芯片具有多数个金属垫于其一表面下方；形成一第二绝缘层于所述的第二芯片的上表面上方，并使所述的金属垫曝露出来；形成一间隔层于所述的第一芯片的第一绝缘层上；将所述的第二芯片以金属垫对金属垫方式对接堆桟于所述的第一芯片上方；及进行无电镀工艺，以形成一金属接触于每一对对应的所述的金属垫之间。
全文摘要
本发明提供一种具垂直电性自我连接的三维堆栈芯片结构及其制造方法，是于三维堆栈芯片间形成各自的电性导线层延伸至各芯片侧壁，再利用这些埋于各层间并外露于芯片侧壁的电性导线层进行无电镀金属自我沉积而等向长大，以沿着堆栈芯片侧壁形成一垂直电性导线连接各个电性导线层，进而完成三维堆栈芯片的垂直电性自我连接。
文档编号H01L25/00GK101465343SQ200710160820
公开日2009年6月24日 申请日期2007年12月18日 优先权日2007年12月18日
发明者张恕铭 申请人:财团法人工业技术研究院