以不同的宽度构图亚光刻特征的制作方法

专利名称：以不同的宽度构图亚光刻特征的制作方法
技术领域：
本发明涉及制造半导体器件的方法，更具体而言，涉及通过包括硬掩 模形成技术的步骤序列来制造半导体器件的特征的方法。
背景技术：
当代集成电路产品需要大量的片上存储器器件。在典型的微处理器芯
片上，静态随才;U^M储器(SRAM)器件占据了大于三分之二 (2/3)的 芯片表面面积。
随着集成电路尺寸不可逆转地变得越来越小，由此减小了 FET器件尺 寸，主要由于光刻分辨率的限制，我们发现越来越难以持续这一趋势以缩 放SRAM器件至较小尺寸。
使用隔离物以构图具有恒定宽度的亚光刻单特征已被提议用于鳍片 (Fin ) FET构图。Yang-Kyu Choi, Tsu-Jae King和Chenming Hu在题 目为"A Spacer Patterning Technology for Nanoscale CMOS" IEEE Transactions on Electron Devices, Vol.49, No.3， 2002年3月，pp.436-441 的论文中示出了示例了上述问题的在鳍片FET器件中形成RSD区域的现 有技术方法，描述了使用牺牲层和CVD隔离物层的隔离物构图技术，其 中不是通过光刻而是通过CVD膜厚度来完成最小尺寸特征。形成鳍片FET 器件组，使用薄绝缘体层覆盖由掩埋氧化物(BOX)衬底形成的绝缘体上 硅(SOI)衬底，通过多晶硅层覆盖薄绝缘体层，接着由氧化硅硬掩模层 覆盖多晶硅层。在硬掩模层的表面上形成具有垂直侧壁的两个平行的矩形 牺扭SiGe特征。接下来，使用同样具有垂直侧壁的磷硅酸盐玻璃(PSG) 侧壁隔离物给SiGe特征的侧壁加衬里。然后，通过选择性干法蚀刻去除牺
6牲SiGe特征，留下PSG隔离物结构。
然后，通过选择性湿法蚀刻去除SiGe残余物。然后，跨PSG隔离物 结构的末端形成两个源极漏极掩模。接下来，在CF4气氛中干法蚀刻掉硬 掩模，并在Ch和HBr气氛中蚀刻未被掩模保护的多晶硅和PSG特征，形 成源极/漏极区域和鳍片FET器件的鳍片。然而，因为不能调整构图的特 征的宽度，所以Choi等人所描述的鳍片FET应用很受局限。
在SRAM器件中，为了SRAM稳定，即，在读取过程期间不被损坏， 要求下拉NFET必须比传输门(pass-gate )NFET稳定。这就要求下拉NFET 必须比传输门的宽度大。
Buynoski等人的题目为"Double spacer FinFET Formation"的美国专 利No.6，709，982描述了一种用于在半导体器件中形成结构组的方法。开始 于在衬底上形成导电层，其中导电层包括导电材料。然后，在导电层之上 形成氧化物层。然后，在氧化物层中蚀刻至少一个开口，用导电材料填充 至少一个开口，蚀刻导电材料以沿该一个开口的侧壁形成隔离物，并且去 除氧化物层和部分导电层以形成结构组。
Choi的题目为"Method of Patterning Fine Line Width Semiconductor Topology Using a Spacer"的美国专利No.5，023，203描述了 一种用于减小 线宽的方法，通过多层抗蚀剂掩模构图衬底，在多层掩模的上部形成用于 暴露下抗蚀剂层的孔之后，但是在蚀刻下抗蚀剂层之前，在掩模上形成隔 离物氧化物层。对氧化物层进行干法系统蚀刻以垂直向下去除氧化物层的 材料到下抗蚀剂层的表面。因为覆盖氧化物层的实际步骤，沿着在掩模的 上部中的原始孔的侧壁保留隔离物或梁(stringer)部分，从而减小了啄光 窗口的尺寸。保留该侧壁隔离物作为掩模结构的整体部分，这允许降低将 在下面的衬底中复制的线宽。

发明内容
本发明的 一 个目的为提供一种以不同的宽度构图亚光刻特征的方法。 本发明的另 一 目的为提供一种用于通过以不同的宽度构图亚光刻特征的方法来制造高密度SRAM器件的方法。
根据本发明，提供了 一种用于以不同的宽度构图亚光刻特征的方法。 在衬底(例如半导体晶片)上形成器件。首先在所述衬底上形成覆层。然 后，使用常规光刻技术的可溶解的规则光致抗蚀剂图形，在所述衬底之上 形成包括硬掩模材料的虚设(dummy)特征，但是所述虚设特征以不同的 宽度相间隔。然后，在所述器件之上形成硬掩模材料层以覆盖所述虚设特 征，然后，回蚀刻所述硬掩模材料，在间隔较宽的所述虚设特征的侧壁上 保留由所述硬掩模材料构成的窄侧壁隔离物特征，并在每对紧密邻近地设 置的虚设特征之间保留同样由所述硬掩模材料构成的超宽隔离物特征。也 就是说，每对紧密邻近地设置的虚设特征之间的间隔被以超宽隔离物特征 的形式存在的隔离物材料所填充。然后，从所述晶片上去除所述虛设特征， 在所M层之上保留包括所述窄宽度侧壁隔离物特征和所述超宽隔离物特 征的所述硬掩模特征。然后，将所述侧壁隔离物特征和所述超宽隔离物特 征用作石更掩模以在所述覆层中获得匹配的最终图形，所述图形将通过蚀刻 所述衬底而转移到所述衬底中，以便以所述硬掩模的图形形成分离的窄的 和宽的衬底特征。使用所述方法可以制造超高密度SRAM。
进一步，根据本发明， 一种处理器件的衬底的方法包括以下步骤。在 所述衬底之上形成覆层。在所述覆层之上形成虚设层，所M层具有顶表 面。蚀刻所述虚设层形成不同宽度的构图的虛设部件并暴露所述虛设部件 的侧壁和在所述虚设部件侧旁的部分的所^层的所述顶表面。在所述器 件之上淀积隔离物层覆盖所述构图的虛设部件和所述覆层的暴露的表面。 回蚀刻所述隔离物层，在间隔超过最小间隔的所述构图的虚设部件的侧旁 形成侧壁隔离物，并在间隔小于所述最'j、间隔的所述构图的虚设部件的侧 壁之间形成超宽隔离物。剥离所述构图的虛设部件。暴露在所述侧壁隔离 物侧旁的部分的所述衬底。通过蚀刻所述衬底构图所述衬底的暴露的部分。
才艮据本发明的另 一方面， 一种具有上拉、下拉和传输门晶体管的SRAM 器件包括亚光刻的晶体管沟道，其中所述下拉晶体管的沟道比所述传输门 晶体管的沟道的宽度大。通过下列详细的描述和所附权力要求并结合附图，本发明及其目的和 特征将更易于显而易见。


下面参考附图解释并描述本发明的前述和其它方面以及优点，其中 图1A-1L是在根据本发明的方法的制造方法期间的半导体器件10的
正视截面图，在图2中示出了其流程图2是示例了根据本发明的方法的制造方法的流程图3是显微照片，示出了用铬层标记的在构图特征的硬掩模之间的间
隔中形成的隔离物材料的均厚(blanket)层的正视截面轮廓； 图4-13示出了在图2的处理步骤期间的器件的平面图； 图14示出了图O的器件的修改，完整的SRAM单元的版图包括位于虚线中的六个FET晶体管，通过消除了不是单元的一部分的栅极线路来强
调SRAM单元的结构；
图15示出了沿图14中的线15-15，获得的截面；以及 图16是图14中示出的SRAM器件的示意性电路图。
具体实施例方式
图1A-1L是在根据本发明的方法的制造方法期间的半导体器件10的 正面、截面图。
图2是示例了根据本发明的方法制造半导体器件10的方法的流程图。 步骤A
图1A示出了根据图2中示出的流程所示的本发明在其制造方法的第 一步A中的半导体器件10垂直正面图。硅衬底12，使用N或P类型掺杂 剂预掺杂该衬底以提供有源区域，在硅衬底12的顶表面覆盖有牺牲材料例 如氮化硅(Si3N4 )构成的均厚覆层14，均厚覆层14将被构图并随后去除。
步骤B
图1B示出了在根据图2中示出的流程所示例的本发明的步骤B之后的图1A的器件10，在覆层14的顶表面上淀积了优选包括多晶硅的均厚虚 设(dummy )层D。 步骤C
图1C示出了在均厚虛设层D之上形成具有三个图形特征PRA、 PRB 和PRC的构图的掩模17之后的图1B的器件10。在实践时，构图的掩模 17可以包括比三个图形特征PRA、 PRB和PRC更多的特征。示例性的三 个图形特征PRA、 PRB和PRC具有跨虚设层D的表面的相等的宽度。存 在分别具有窄的宽度W1和宽的宽度W2的两个间隔，即窄间隔Sl和较宽 间隔S2。跨硬掩才莫D的表面，在特征PRA与PRB之间的间隔S1具有相 对窄的宽度W1，并且在特征PRB与PRC之间的间隔S2具有相对宽的宽 度W2。间隔S2比间隔Sl的宽度大，即W2>W1。优选地，在均厚虛设 层D之上形成的构图的掩模17包括光刻掩模。例如，掩模层17可以包括 光致抗蚀剂材料。
图3示出了根据本发明的图2中的步骤C所处理的另一器件30的平 面图，暴露了除包括光致抗蚀剂图形PR1、 PR2、 PR3、 PR4的光致抗蚀 剂图形17所覆盖的虛设层D的表面以外的虚设层D的表面。光致抗蚀剂 图形PR1与图形PR2分开相对窄的宽度Wl。光致抗蚀剂图形PR2与光 致抗蚀剂图形PR3倾斜地分开宽度W2。光致抗蚀剂图形PR3与光致抗蚀 剂图形PR4分开相对窄的宽度Wl。
步骤D
根据图2中示出的流程图所示例的本发明的步骤D，图1D示出了在 进行各向异性蚀刻方法蚀刻具有基本上垂直侧壁的虛设层D之后的图1C 的器件IO,暴露了覆层14的顶表面的部分。将虛设层D构图为与图形特 征17A、 17B和17C对准的三个虛设特征DA、 DB和DC。三个虛设特征 DA、 DB和DC由分别具有宽度W1和W2的间隔S1和S2所分隔。同样， 与图1C 一样，跨覆层14的表面，虚设特征DA与DB之间的间隔Sl具 有宽度Wl并且在虚设特征DB与DC之间的间隔S2具有宽度W2。优选
地，通过在等离子体环境中在包含氯的环境例如CCl2F2或Ch的室中的反应离子蚀刻(RIE)来各向异性地蚀刻虛设层。
图5示出了在根据图2中的步骤D进行了蚀刻虛设层D的处理之后的 图4的器件30的平面图，其中暴露了除包括光致抗蚀剂图形PR1、 PR2、 PR3、 PR4的光致抗蚀剂图形17所覆盖的覆层14的表面之外的覆层14的 表面。如图5所示(与参考图4的状态一样)，光致抗蚀剂图形PR1通过 相对窄的宽度Wl与图形PR2分开；光致抗蚀剂图形PR2通过宽度W2 与光致抗蚀剂图形PR3倾斜地分开；光致抗蚀剂图形PR3通过相对窄的 宽度Wl与光致抗蚀剂图形PR4分开。
步骤E
图1E示出了在根据图2示出的流程图所示例的本发明的步骤E之后 的图ID的器件IO,淀积了覆盖整个器件10的保形、均厚、硬掩模、隔离 物层18C，隔离物层18C由适合用作硬掩模的隔离物材料例如氧化硅 (Si<32)构成。保形、硬掩才莫、隔离物层18C的厚度"tl"足以填充相对 窄的间隔Sl但是却太薄而不能填充较宽的间隔S2,以致在虚设特征DB 与DC之间保留了宽的间隙WG。为了说明方便，假定厚度"tl"等于在 构图特征DB的虛设层旁边的构图特征DA的虛设层的侧壁上的层18C的 宽度Wn和在枸圉特征DC的虛设层的侧壁上的层18C的宽度WN，从这 样的概念出发是有用的，较宽的宽度W2大于厚度"tl"，厚度"tl"大 于相对窄的宽度Wl,即W2〉tl〉Wl并且宽度W^〈2ni，以在净皮层18C 所覆盖的虚设特征DB与DC之间留下间隔WG。优选地，硬掩模层包括 CVD或PECVD方法淀积的二氧化硅。
实例
如果Wl的值是80nm并且W2的值是150nm，那么tl将具有从约 40nm到约60nm的厚度。 步骤F
图1F示出了在根据通过图2中的流程图所示例的本发明的步骤F之 后的图IE的器件IO，以常规隔离物回蚀刻处理步骤部分地回蚀刻保形、 均厚、硬^^才莫、隔离物层18C形成构图的硬掩模。对于硬掩模隔离物层18C,通过在等离子体环境中在使用包含氟的环境例如CF4的室中的反应离子蚀 刻(RIE)进4亍回蚀刻。
回蚀刻在虚i殳特征DA、 DB和DC的侧壁上留下窄、硬掩模、侧壁隔 离物30N、 31N、 32N和33N，在相对窄的间隔Sl中形成了超宽、硬掩模 隔离物18W，其填充邻近的虛设特征DA与DB的侧壁之间的间隔Sl的 大部分或全部。示出了在超宽隔离物区域SW中超宽、硬掩模隔离物18W 具有在其顶表面的中间的折皱18，因为窄间隔S1没有完全被保形、均厚、 硬掩才莫、隔离物层18C所填充。概括地说，图1E中，单个超宽隔离物18W 填充了在构图特征DA的虚设层与构图特征DB的虛设层之间的窄间隔Sl, 同时在虚"^:特征DA、 DB和DC的除了窄间隔Sl以外的侧壁上形成的四 个窄的、硬掩模、侧壁隔离物18N。通it^目对宽的开口 S延伸宽间隙WG 来替代间隔S2，在虛设特征DB与DC之间的隔离物31N和32N使间隔 S2变窄。开口 S和在右侧和左侧的横向开口 P和U向下延伸以暴露在窄 隔离物18N侧旁的覆层14的部分顶表面。概括地说，在左侧，存在横向 开口 P接着是在虚设特征DA的侧壁上的隔离物30N。在虛设特征DA的 右侧是超宽隔离物18W，接着是虛设特征DA、隔离物31N和开口S。宽 开口 S的右侧是隔离物32N接着是虛设特征DC、隔离物33N和开口 U。
图6是在剥离了光致抗蚀剂图形PR1、 PR2、 PR3和PR4之后的图5 的器件30的平面图，由此暴露了虛设特征DD、 DE、 DF和DG，除了窄 间隔Sl所限定的区域之外虛设特征DD、 DE、 DF和DG由一系列窄、硬 掩模侧壁隔离物18N (类似于隔离物30N、 31N、 32N和33N)所界定， 在窄间隔S1中由硬掩模，超宽隔离物18W界定邻近的侧壁。具体而言， 图6示出了步骤E和F的结果，窄隔离物18N和两个超宽隔离物18W在 器件30的虛设特征DD、 DE、 DF和DG的周边上。在形成了两个超宽隔 离物18W的地方，通过宽度W1隔开邻近的虚设特征。也就是说，虛设特 征DD与DE之间的间隔以及虛设特征DF与DG之间的间隔为宽度Wl。 然而，虛设特征DE与DF之间最近的宽度为宽度W2 (此处虚设特征DE 与DF互相邻近)，对于形成超宽隔离物18W而言，该宽度W2距离过大。
12步骤G
图1G示出了在根据图2示出的流程图所示例的本发明的步骤G之后 的图1F的器件10,剥离虛设特征DA、 DB和DC,暴露了在窄侧壁隔离 物30N、 31N、 32N和33N侧旁和超宽隔离物18W侧旁的覆层14的顶表 面。器件10由跨覆层14的相间隔的单超宽隔离物18W和四个窄(硬il^莫、 侧壁)隔离物30N、 31N、 32N和33N所覆盖。在超宽隔离物18W的左侧 替代虚设特征DA的是向下到覆层14的表面的新开口 Q，在新开口 Q的 左侧是单窄隔离物30N接着便是间隔P。在超宽隔离物18W的右侧是向下 到覆层14的表面的替代虛设特征DB的开口 R，接着是隔离物31N，宽开 口 S，另一隔离物32N，向下到覆层14的表面的替代虚设特征DB的开口 T和开口 U。
优选地，通过水硝酸(HN03)溶液或KOH溶液来剥离虚设特征。 图7是图6的器件30的平面图，其示出了在步骤G之后暴露了覆层 14的顶表面的几个区域。更具体而言，虚设特征DD、 DE、 DF和DG的 去除暴露了在其之下的各覆盖区域14D、 14E、 14F和14G中的覆层14的 顶表面，其由窄侧壁隔离物18N和超宽隔离物18W所定界。 步骤H
图1H示出了在各向异性蚀刻覆层14从而以构图的硬掩模的图形形成 了覆盖掩模之后的图1G的器件10。根据通过图2中的流程图示例的本发 明的步骤H，由在窄侧壁隔离物30N、31N、 32N和33N之下的窄部件40N、 41N、 42N和43N和在宽侧壁隔离物18W之下的宽覆盖掩才莫部件44W形 成覆盖掩模。在开口 P、 Q、 R、 S、 T和U之下暴露了衬底12的顶表面。
优选地，在等离子体条件下在包含等离子体条件下的气体例如CHF3、 CH2F2、或CHyF的室中通过反应离子蚀刻(RIE)进行氮化硅覆层14的 蚀刻。
图8是图7的器件30的平面图，其示出了步骤H的结果。覆盖区域 14D、 14E、 14F和14G的去除暴露了其下的各衬底区域12D、 12E、 12F 和12G的顶表面，由窄侧壁隔离物18N和超宽隔离物18W所定界。图ll示出了在根据图2示出的流程图所示例的本发明的步骤I之后的 图1H的器件10，剥离硬掩模隔离物18N和18W,暴露衬底12的顶表面 接着以覆盖掩才莫窄部件40N、 41N、 42N和43N和覆盖掩模宽部件44W的 图形来蚀刻衬底，从而将开口 P、 Q、 R、 S、 T和U向下延伸至衬底12 中以形成浅沟槽隔离(STI)沟槽P，、 Q，、 R，、 S，、 T，和U，。
优选地，在包含等离子体条件下的氯的室中通过反应离子蚀刻(RIE) 来蚀刻衬底12的硅。图9示出了在步骤I之后的图8的器件30，剥离硬 掩模隔离物18N和18W，暴露窄覆层掩模部件14N和宽覆层掩模部件 14W,然后向下蚀刻至在部件14N/14W侧旁的村底中，由此在衬底12中 形成沟槽12'、 12D，、 12E，、 12F，和12G，。
图1J示出了在这样的步骤之后的图II的器件IO，淀积由二氧化硅或 类似的介质材料构成的均厚、浅沟槽隔离(STI)层20以过填充沟槽P，、 Q，、 R，、 S，、 T，和U，。另夕卜，作为选择，才艮据通过图2中的流程图所示例 的本发明的步骤J， STI层20可以过填充开口 P、 Q、 R、 S、 T和U。
可以采用HDP (高密度等离子体)氧化方法形成STI层。优选地，在 室中实施HDP方法。
图1K示出了根据图2所示的流程图所示例的本发明的步骤K的图1J 的器件IO。可以通过化学枳械抛光(CMP)或类似的方法进行回蚀刻。结 果为，在沟槽P，、 Q，、 R，、 S，、 T，和U，中形成了平坦化的STI区域20P、 20Q、 20R、 20S、 20T、 20U，在侧面STI区域20Q与20R之间的超宽隔 离物区域SW中在覆盖掩模宽部件44W，之下形成了具有宽度Ww的超宽 沟道区域。
图10示出了在图2的步骤J之后的图9的器件30,以STI介质20D、 20E、 20F和20G填充衬底12中的沟槽12'， 12D，、 12E，、 12F，和12G，， 然后以图2的步骤K来平坦化。示出了窄覆层掩才莫部件14N和宽覆层掩才莫 部件14W已经被蚀刻以形成下窄覆层掩模部件14N，和宽覆层掩模部件 14W，。
图1L示出了在根据图2示出的流程图所示例的本发明的步骤L之后的图IK的器件IO，剥离掉覆层掩才莫特征，留下在STI区域20P， 20Q， 20R， 20S， 20T和20U之间暴露的有源区域22W和22N。超宽沟道区域 22W用于在侧面STI区域20Q与20R之间的SRAM器件的下拉晶体管。
图11示出了在图2的步骤L之后的图10的器件30，其中从器件30 剥离下覆盖掩模部件14N，和14W，，暴露衬底12中的窄有源区域22N和 用于下拉晶体管PD1/PD2的超宽有源区域22W。
图12示出了在图2的步骤M之后的图11的器件30，其中已经在器 件30之上形成了用于下拉器件的栅极电极线路PD和用于传输门和下拉 FET器件特征(未示出)的栅极电极线路G。对于虛线指示的标注为SRAM 的静态随机存取存储器器件，示出了下拉器件PD1/PD2和上拉器件 PU1/PU2的位置。
图13示出了在图2的步骤N之后图11的器件30，其中形成了接触 Xl-X14。
图14示出了器件40，其为图13的器件30的修改，完整的SRAM单 元50的版图，其包括位于虛线内的六个FET晶体管PG1、 PG2、 PU1、 PU2、PD1和PD2，通过消除了不是单元的一部分的栅极线路来强调SRAM 单元的结构。图15示出了沿图14的线15-15，获得的截面，图16是图14 中示出的SRAM器件的示意性电路图。
图14示出了器件40，其为图13的器件30的修改，通过消除不与其 连接的栅极线路来强调SRAM器件的版图。示出了截线15-15，延伸穿过传 输门晶体管PG1。在附图中心的虚线内示出了 SRAM电路50的版图。
图16示出了图14的SRAM电路50的电路图。参考图14和16， 一 个内部节点IN1通过有源区域53互连传输门晶体管PG1的漏极，通过有 源区域51互连上拉晶体管PU1的漏极，通过有源区域52互连下拉晶体管 PD1的漏极。另一内部节点IN2通过有源区域56互连传输门晶体管PG2 的漏极，通过有源区域54互连上拉晶体管PU2的漏极，通过有源区域55 互连下拉晶体管PD2的漏极。将上拉晶体管PU1和上拉晶体管PU2的源 极连接到电压Vdd。将下拉晶体管PD1和下拉晶体管PD2的源极连接到接地电压VGND。互连晶体管PU1和PD2的栅极并互连晶体管PU2和PD1 的栅极。传输门晶体管PG1和PG2的栅极分别与字线WL1和WL2连接。 传输门晶体管PG1和PG2的源极分别与位线BL1和BL2连接。 晶体管PG1、 PU1和PD1
在附图的下方左侧的窄沟道22N上，在接触X14之上并且在接触XI1 的右侧，形成传输门晶体管PG1，其漏极被连接到在两个窄有源区域22N 与下方右侧宽有缘区域22W的交叉处形成的内部节点IN1。在附图的右侧 的窄有源区域22N上，在左侧的接触X9与右侧的接触X10之间，形成上 拉晶体管PU1，其漏极同样与内部节点IN1连接。在附图的下方右侧的宽 有源区域22W上，在接触X12的左侧，形成下拉晶体管PD1，其漏极同 样与内部节点IN1连接。
晶体管PG2、 PU2和PD2
传输门晶体管PG2位于附图的上方右侧的窄有源区域22N上，在接 触X2之下并在接触X5的左侧，其漏极被连接到在两个窄有源区域22N 与上方左侧的宽有缘区域22W的交叉处形成的内部节点N2。在附图的左 侧的窄有源区域22N上，在左侧的接触X7与右侧的接触X8之间，形成 上拉晶体管PU2，其漏极同样与内部节点IN1连接。在附图的上方左侧的 宽有源区域22W上，在接触X4的右侧，形成下拉晶体管PD2，其漏极同 样与内部节点IN1连接。
图15是沿图14中的线15-15，获得的正视截面图，示出了在硅半导体 衬底12上形成的传输门晶体管PG1，具有根据本发明形成的亚光刻窄沟 道22N。栅极电极叠层包括在衬底12的顶表面上形成的栅极氧化物层 GOX、由导电栅极硅化物层GS覆盖的掺杂的多晶珪栅极导体。栅极电极 叠层的侧壁由第一组保形L形介质隔离物SP1保护。在介质隔离物SP1 的侧壁上形成第二组锥形(tapered)介质隔离物SP2。优选地，在衬底中 形成由掺杂珪化物构成源^l/漏极区域S/D，与侧旁的第二隔离物SP1/SP2 自对准。形成由氮化硅构成的保形衬里层覆盖包括栅极电极叠层和源极/ 漏极区域S/D的器件。均厚层间介质层(ILD)覆盖器件。示出了接触Xll接触源极区域s。
仍然参考图14，具有上拉晶体管PU1/PU2和传输门晶体管PG1/PG2 的SRAM器件40具有亚光刻的沟道22。尽管下拉晶体管PD1/PD2的沟 道22W也可以是亚光刻的，但是沟道22W比传输门晶体管PG1/PG2的沟 道22宽。换句话说，SRAM器件40包括上拉晶体管PU1/PU2、下拉晶体 管PD1/PD2和传输门晶体管PG1/PG2，其中上拉晶体管PU1/PU2和传输 门晶体管具有亚光刻沟道宽度，并且上拉晶体管PU1/PU2的漏极分别与 SRAM内部节点IN1/IN2通过亚光刻有源区域22连接。
另外，在图14中，半导体器件40包含具有不同宽度的特征，包括窄 亚光刻特征22和较宽的特征22W，其中窄特征22与较宽的特征22W自 对准而没有任何的光刻重叠误差。
虽然根据上述特定的实施例描述了本发明，但是本领域的技术人员应 该认识到，可以在所附权力要求的精神和范围内修改地实践本发明，即 可以改变形式和细节而不脱离本发明的精神和范围。因此，所有这样的改 变都落入本发明的范围内，并且本发明涵盖下列权力要求的主旨。
工业适用性
本发明在半导体制造领域中是有用的，并可以用于超大规模集成 (VLSI)电路芯片，用于包括通信，电子，医疗仪器，航空等等的应用。
权利要求
1. 一种处理器件的衬底(12)的方法，包括以下步骤在所述衬底(12)上形成具有顶表面的覆层(14)；在所述覆层(14)的所述顶表面之上形成虚设层(DL)；以不同宽度的图形构图所述虚设部件(17)，并暴露所述虚设部件的侧壁和在所述虚设部件(17)侧旁的所述覆层(14)的所述顶表面的部分；淀积隔离物层(18)覆盖所述构图的虚设部件，并在间隔超过最小间隔的所述构图的虚设部件(DA、DB、DC)的所述侧壁的侧旁形成包括侧壁隔离物(30N、31N、32N、33N)的隔离物，并且在间隔小于所述最小间隔的所述构图的虚设部件(DA、DB、DC)的侧壁之间形成超宽隔离物(18W)；剥离所述构图的虚设部件(DA、DB、DC)；暴露在所述隔离物(30N、31N、32N、33N)侧旁的所述衬底(12)的部分；以及通过蚀刻所述衬底来构图所述衬底(12)的暴露的部分。
2. 根据权利要求1的方法，包括在构图所述虚设层(DL)之前，在 所述虚设层(DL)之上形成具有不同宽度的构图的开口的构图掩模。
3. 根据权利要求1的方法，其中所述虛设层(DL)包括多晶硅的均 厚层。
4. 根据权利要求1的方法，其中所述覆层(14 )包括氮化硅的均厚层。
5. 根据权利要求l的方法，其中所述隔离物层(18C)包括硬掩模材料。
6. 根据权利要求5的方法，其中所述隔离物层(18C)包括氧化硅。
7. 根据权利要求1的方法，其中淀积所述虛设层(DL)作为保形层, 形成由多晶硅构成的虚设掩模层。
8. 根据权利要求7的方法，其中包括通过RIE构图进行构图所述虚 设掩模层。
9.根据权利要求l的方法，其中通过RIE来蚀刻所述衬底(12)。
10，才艮据权利要求l的方法，包括以下步骤使用所述隔离物作为硬掩才莫将所^层形成为构图的覆层；然后，使用所述覆层作为掩模通过RIE蚀刻所述衬底以形成隔离沟槽；然后，在所述器件上淀积隔离介质层过填充所述隔离沟槽；平坦化所述隔离介质；以及剥离所M层。
11. 一种处理器件的衬底的方法，包括以下步骤 在所述器件的所述衬底上形成覆层，所M层具有顶表面； 在所#层的所迷顶表面之上形成虚设层； 在所述虚设层之上形成具有不同宽度的构图的开口的构图掩模； 通过所述构图的开口进行蚀刻延伸穿过所述虚设层以形成不同宽度的构图的虚设部件，并暴露所述虛设部件的侧壁和在所述虛设部件侧旁的所 逸霞层的所述顶表面的部分；剥离所述构图掩模以暴露所述构图的虛设层的顶表面；在所述器件之上淀积保形隔离物层以覆盖所迷构图的虚设部件(DA、 DB、 DC)和所ii^层的暴露的表面；通过回蚀刻所述保形隔离物层形成亚光刻宽度图形的第二图形，在间 隔超过最小间隔的所述构图的虚设部件的所述侧壁的侧旁形成包括侧壁隔 离物的隔离物，并且在间隔小于所述最小间隔的所述构图的虚"^殳部件的侧 壁之间形成超宽隔离物；剥离所述构图的虚设部件；使用所述隔离物作为硬掩模将所述覆层形成为构图的覆层；以及 使用所述构图的覆层构图所述衬底，将凹陷蚀刻到所述衬底中。
12. 根据权利要求ll的方法，包括在蚀刻所述虚设层之前，在所述虚 设层之上形成具有不同宽度的构图的开口的构图掩模。
13. 根据权利要求ll的方法，其中所述虛设层包括多晶硅的均厚层。
14. 根据权利要求ll的方法，其中所^层包括氮化硅的均厚层。
15. 根据权利要求ll的方法，其中所述隔离物层包括硬掩模材料。
16. 根据权利要求ll的方法，其中所述隔离物层包括氧化硅。
17. 根据权利要求11的方法，包括将所述虚设层淀积为多晶硅的均 厚层。
18. 根据权利要求11的方法，包括通过RIE蚀刻所述衬底来构图所 述衬底。
19. 根椐权利要求ll的方法，包括使用介质材料填充所述衬底中的所 述沟槽以在所述沟槽中使用所述介质材料形成浅沟槽隔离(STI)区域。
20. 根据权利要求19的方法，包括以下步骤通过氧化硅的高密度等离子体(HDP)淀积来淀积所述介质材料以覆 盖所述器件；以及然后，平坦化所述介质材料以形成所述STI区域。
21. 根据权利要求17的方法，包括通过RIE构图所述虛设掩模层。
22. 根据权利要求ll的方法，包括使用所述隔离物作为硬掩模将所述 覆层形成为构图的覆层，然后使用所述覆层作为掩模通过RIE蚀刻所述衬 底。
23. —种具有上拉、下拉和传输门晶体管SRAM器件，其中所述上拉 晶体管和所述传输门晶体管具有亚光刻沟道宽度的沟道，并且所述上拉晶 体管的漏极与SRAM内部节点通过亚光刻有源区域连接。
24. 根据权利要求23的器件，其中所述上拉晶体管具有亚光刻沟道宽 度的沟道与所述下拉晶体管的较宽的有源区域互连。
25. 根据权利要求23的器件，其中所述下拉晶体管具有比所述上拉晶 体管和所述传输门晶体管宽的沟道宽度。
26. —种包含了具有不同宽度的亚光刻特征的半导体器件，其中窄特 征与宽特征自对准而没有任何的光刻重叠误差。
27. 根据权利要求26的器件，其中所述器件包括具有亚光刻沟道宽度 的沟道的上拉和下拉晶体管的SRAM器件，所述上拉和下拉晶体管与所述 下拉晶体管的较宽的有源区域互连。
28. 根据权利要求27的器件，其中所述下拉晶体管具有比所述上拉晶 体管和所述传输门晶体管宽的沟道宽度。
29. —种才艮据权利要求26的具有上拉、下拉和传输门晶体管的器件， 其中所述上拉晶体管和所述传输门晶体管具有亚光刻沟道宽度的沟道，并 且所述上拉晶体管的漏极与SRAM内部节点通过亚光刻有源区域连接。
30. 根据权利要求27的器件，其中所述上拉晶体管具有亚光刻沟道宽 度的沟道与用于所述下拉晶体管的较宽的有源区域互连。
全文摘要
一种处理器件的衬底的方法，包括以下步骤。在所述衬底(12)之上形成覆层(14)。在所述覆层(14)之上形成虚设层(DL)，所述覆层具有顶表面。蚀刻所述虚设层(DL)以形成不同的宽度的构图的虚设部件(DA、DB、DC)，并且暴露所述虚设部件的侧壁(30N、31N、32N、33N)和在所述虚设部件侧旁的所述覆层(14)的部分的所述顶表面。在所述器件之上淀积隔离物层(18C)覆盖所述构图的虚设部件(DA、DB、DC)和所述覆层(14)的暴露的表面。回蚀刻所述隔离物层(18C)，在间隔超过最小间隔的所述构图的虚设部件(DA、DB、DC)的侧壁的侧旁形成侧壁隔离物(30N、31N、32N、33N)并在间隔小于所述最小间隔的所述构图的虚设部件的侧壁之间形成超宽隔离物。剥离所述构图的虚设部件。暴露在所述侧壁隔离物(30N、31N、32N、33N)侧旁的部分所述衬底。通过蚀刻所述衬底构图所述衬底(12)的暴露的部分。
文档编号H01L21/311GK101427355SQ200780014006
公开日2009年5月6日 申请日期2007年4月23日 优先权日2006年4月21日
发明者杨海宁 申请人:国际商业机器公司