专利名称：一种支持芯片位置受约束限制的多项目晶圆切割方法
技术领域：
本发明涉及晶圆切割方法，具体涉及一种支持芯片位置受约束限制的多项目晶圆 切割方法。
背景技术：
多项目晶圆(Multi Project Wafer，简称MPW)，就是将多种具有相同工艺的集成 电路设计放在同一个掩模板(Reticle/Mask，也称为光罩)上流片，制造完成后，每个设计 项目可以得到数十片芯片样品，这一数量对于原型(Prototype)设计阶段的实验、测试已 经足够了。而该次制造费用就由所有参加多项目晶圆的项目按照各自所占的芯片面积分 摊，成本仅为分别对单个项目进行原型制造成本的5% _10%，极大地降低了产品开发风 险、培养集成电路设计人才的门槛和中小集成电路设计企业在起步时的门槛。在实际的晶圆生产过程中，晶圆的整个区域被划分为多个相同的Reticle，每个 Reticle上的芯片排布通常相同。通常来说，给定一个既定的芯片集合，优化的目标是使 得这些芯片排布组合而成的Reticle面积最小，这个过程被称为布局规划(Floorplan)， 可以通过手动或自动化程序来完成。R. H. J.M. Otten在标题为Automatic Floorplan Design(Proceedings of 19th ACM/IEEE Design Automation Conference,1982, 261-267)的文章和 D.F.Wong 与 C. L Liu 在标题为 A New Algorithm for FloorPlan Designs(Proceedings of 23rd ACM/IEEEDesign Automation Conference,1986,101-107) 的文章中指出，Floorplan可以分为两种类型可切割(Slicing)(如
图1所示)与不可切 割(Non-Slicing)(如图2所示)。Slicing的floorplan是指其可以仅仅通过重复地在 水平或者垂直方向上切割来获得，晶圆上的布局规划较常采用这种方式。在处理slicing floorplan平面图结构(如图3所示)时可用可切割树(Slicing Tree)(如图4所示)和 波兰表达式(Polish Expression)(如图5所示)来表示模块间的位置关系。调整芯片间 的位置关系等同于调整可切割树Slicing Tree或波兰表达式PolishExpression的结构。自动化的版图规划常采用模拟退火迭代算法。由于模拟退火算法本身的局限性， 即使进行版图规划的芯片，部分大小完全一致或者近似，模拟退火算法的优化过程往往不 能够将它们自动排列到邻近位置以达到使掩模板总体面积最小化的目的，使得一个晶圆上 无法切割划分出更多个掩模板。同时由于后期芯片测试过程的需要，某些指定芯片需要被放置在掩模板上的特定 位置，该特定位置主要指相对位置和有位置上下限的绝对位置。因此，传统的芯片自动布局 规划技术并不支持此项功能，从而更无法达到使芯片排布组合而成的掩模板面积最小化的 目的；而如果采用人工手动布局的方式，不但难以使芯片组合出符合位置约束限制的布局， 且更难以达到在芯片受位置约束限制的条件下尽可能最小化掩模板面积的要求。
发明内容
本发明提供了一种支持芯片位置受约束限制的多项目晶圆切割方法，在根据测试需要对指定芯片位置实现各类限制的情况下，使芯片排布组合而成的掩模板面积达到最小 化，使得一个晶圆上可以切割划分出更多个掩模板，大大降低相应的成本。—种支持芯片位置受约束限制的多项目晶圆切割方法，包括(1)获取芯片的个数、面积以及位置摆放的信息；位置摆放信息包括根据实际生产测试要求对某些芯片在掩模板上进行特定位置 摆放的信息以及将某些形状大小相同或相似的芯片放置在相邻位置的信息，其中两个芯片 任意一条边长度相等，则认为两者形状大小相似。(2)根据步骤(1)中芯片的位置摆放信息，将形状大小相同或相似需要被放置在 相邻位置的芯片归属于同一个子版图分组，将形状大小相同或相似需要被放置在相邻位置 的芯片与子版图分组或者子版图分组与子版图分组归属于一个父版图分组，并构建对应的 层次化版图分组信息；层次化版图分组是指指定分组的时候可以类似a. b的方式指定芯片的版图分组 名，父分组名a和子分组名b之间使用点号间隔。如两个大小相同或相似需要被放置在相 邻位置的芯片组成子分组b，那么这两个芯片的版图分组名为b，若子分组b又与其他的芯 片或子分组组成父分组a，那么这两个芯片的版图分组名为a. b。(3)根据步骤(1)中芯片的位置摆放信息，获取需要被放置在特定位置的芯片或 芯片版图分组在整个掩模板内部坐标系中的相对位置约束信息和绝对位置约束信息；相对位置约束信息包含了 1)掩模板上的任意位置；2)4个角落位置，包括左上角， 右上角，左下角和右下角；3) 4个靠边位置，包括上，下，左和右；4) 1个中心位置。其中对于 4个角落位置的定义以左上角为例，是指当芯片的左上角点相对于所有其他芯片的左上角 点更接近于掩模板的左上顶点时，认为该芯片位于整个掩模板的左上角，其余3个角落位 置的定义类似；而4个靠边位置的定义以上边为例，是指尽可能地使指定芯片位于整个掩 模板的靠上位置，其余3个靠边位置的定义类似；中心位置则是指尽可能地使指定芯片位 于整个掩模板的中央。绝对位置约束信息是指在定义了芯片的相对位置约束之后，以掩模板内部绝对 坐标的形式定义上界限点和下界限点。定义了此约束限制的芯片在进行自动布局规划时， 其所摆放的位置必须位于以定义的下界限点为左下角点，上界限点为右上角点所构成的长 方形框内。(4)根据步骤(2)中的分组信息构建层次化的区块(Block)信息；每个芯片或者芯片版图分组都被看成为一个Block，属于某个版图分组的芯片或 者子版图分组对应的Block都被看作是该版图分组对应Block的子Block，拥有子Block的 Block被标记为区块组(BlockGroup)。(5)根据步骤(3)中的约束信息计算出相对位置约束惩罚项PKi和绝对位置约束 惩罚项PAi，根据步骤(1)中芯片的个数和面积信息定义出含有位置约束惩罚项的总目标方 程，方程表达式如下
权利要求
1. 一种支持芯片位置受约束限制的多项目晶圆切割方法，包括(1)获取芯片的个数、面积以及位置摆放的信息；(2)根据步骤(1)中芯片的位置摆放信息，将形状大小相同或相似需要被放置在相邻 位置的芯片归属于同一个子版图分组，将形状大小相同或相似需要被放置在相邻位置的芯 片与子版图分组或者子版图分组与子版图分组归属于一个父版图分组，并构建对应的层次 化版图分组信息；(3)根据步骤(1)中芯片的位置摆放信息，获取需要被放置在特定位置的芯片或芯片 版图分组在整个掩模板内部坐标系中的相对位置约束信息和绝对位置约束信息；(4)根据步骤O)中的分组信息构建层次化的区块信息，每个芯片或者芯片版图分组 都被看成为一个区块，属于某个版图分组的芯片或者子版图分组对应的区块都被看作是该 版图分组对应区块的子区块，拥有子区块的区块被标记为区块组；(5)根据步骤(3)中的约束信息计算出相对位置约束惩罚项PKi和绝对位置约束惩罚 项PAi，根据步骤(1)中芯片的个数和面积信息定义出含有位置约束惩罚项的总目标方程， 方程表达式如下
2.根据权利要求1所述的支持芯片位置受约束限制的多项目晶圆切割方法，其特征在 于所述的步骤(6)中调整区块位置的过程，同属于一个区块组的子区块位置移动只限在 组内部相互进行，整个区块组再作为一个整体与同组同级的区块组进行布局规划。
3.根据权利要求1所述的支持芯片位置受约束限制的多项目晶圆切割方法，其特征在 于所述的PKi的值为，设某芯片或芯片版图分组为Ci, Ci的左边界，右边界，下边界和上边界坐标值分别为 Iefti, rights bottonii和toPi ；当前布局规划的左边界，右边界，下边界和上边界坐标值分 另Ij LEFT, RIGHT, BOTTOM 禾口 TOP ；DCi被放置在掩模板上任意位置时，PEi = 0 ；2)Ci被放置在掩模板左上角位置时，PKi= Iefti-LEFTKItopi-TOP ；Ci被放置在掩模板右上角位置时，PKi = Irighti-RIGHT I+ Itopi-TOP I ；Ci被放置在掩模板左下角位置时，PKi = Iefti-LEFTKIbottomi-BOTTOMl ；Ci被放置在掩模板右下角位置时，PKi = Irighti-RIGHTKIbottomi-BOTTOMl ；3)Ci被放置在掩模板上边位置时，PKi = Itopi-TOPl ；Ci被放置在掩模板下边位置时，PKi = Ibottomi-BOTTOMl ； (；被放置在掩模板左边位置时，PKi = Iefti-LEFT ； (；被放置在掩模板右边位置时，PKi = Irighti-RIGHTl ； 4) Ci被放置在掩模板上中心位置时，PEi = I (toPi+bottonii) /2 (Τ0Ρ+Β0ΤΤ0Μ) /2 | + (righti+leftj) /2 (RIGHT+LEFT) /2 ； 设Ci下界限点坐标为(ULxi, ULyi)，上界限点坐标为(URxi, URyi)，当Ci设定了下界限 点时Eli = 1，否则Eli = O ；当Ci设定了上界限点时Eh = 1，否则Eri = O ；设函数G(X)，当 x> O时，G (χ) = χ,当 χ <= O 时，G(x) = 0; 所述的PAi的值为，DCi被放置在掩模板上任意位置时，PAi = O ；2)Ci被放置在掩模板左上角位置时，PAi = Eli^G (ULy^topi) +Eli^G (ULxi-Iefti) +Eri*G (topj-Uryj) +Eri*G (Iefti-Urxi)； Ci被放置在掩模板右上角位置时，PAi = Eli^G(ULy^topi) +Eli^G(ULxiTighti) +Eri*G(top-Ury^ +Eri*G^ighti-Urxi)； Ci被放置在掩模板左下角位置时，PAi = Eli^G (ULy^bottomi) +Eli^G (ULxi-Iefti) +Eri*G ^ottomi-Uryi) +Eri*G (Iefti-Urxi)；Ci被放置在掩模板右下角位置时，PAi = Eli^G (ULy^bottomi) +Eli^G (ULxiTighti) +Eri*G ^ottomi-Uryi) +Eri*G (right^Urxi)；3)Ci被放置在掩模板上边位置时，PAi = Eli^G(ULy^topi) +Eri*G(top-Ury^ ；Ci被放置在掩模板下边位置时，PAi = E1^G(ULyi-Ioottomi)+E1^G(Ioottomi-Uryi)；Ci被放置在掩模板左边位置时，PAi = Eli^G (ULyi-Iefti) +Eri*G (Iefti-Uryi)；Ci被放置在掩模板右边位置时，PAi = Eli^G (ULyiTighti) +Eri*G ^ighti-Uryi)；4)Ci被放置在掩模板上中心位置时，PAi = Eli^G (ULyrbottomi) /2+Eu*G (ULxi-Iefti) /2+Eri*G Uopi-Uryi) /2+Eri*G (right-U rXi)/20
全文摘要
本发明公开了一种支持芯片位置受约束限制的多项目晶圆切割方法，根据实际生产测试要求对芯片在掩模板上进行了相对和绝对位置的约束，重新调整定义布局规划方法中模拟退火算法的总目标方程，同时，通过将大小相同或相似的需要被放置在相邻位置的芯片归属于同一个版图分组，保证了同个版图分组内的芯片或子版图分组在最终的布局规划中始终处于相邻的位置，有效地减少了模拟退火算法的迭代次数与时间，实现了芯片在特定位置约束限制下布局规划的自动化，且大大缩小了掩模板的面积，使得一个晶圆上可以切割划分出更多个掩模板，大大降低相应的成本。
文档编号H01L21/78GK102130050SQ20111000101
公开日2011年7月20日 申请日期2011年1月5日 优先权日2011年1月5日
发明者任杰, 叶翼, 张波, 郑勇军, 马铁中 申请人:杭州广立微电子有限公司