专利名称：一种改良栅结构的晶体管的制作方法
技术领域：
本发明属于微电子技术领域，具体涉及一种改良栅结构的晶体管。
背景技术：
晶体管，是一种固体半导体器件，可以用于检波、整流、放大、开关、稳压、信号调制和许多其它功能。晶体管作为一种可变开关，基于输入的电压，控制流出的电流，因此晶体管可做为电流的开关，和一般机械开关不同处在于晶体管是利用电讯号来控制，而且开关速度可以非常之快，在实验室中的切换速度可达IOOGHz以上。晶体管主要可以分为两大类:双极性晶体管(BJT)和场效应晶体管(FET)。晶体管具有三个极；双极性晶体管的三个极，分别由N型跟P型组成的发射极、基极和集电极；场效应晶体管的三个极，分别是源极(源区)(Source)、栅极(栅区)(Gate)和漏极(漏区)(Drain)。授权公告号为CN101567392B的发明公开了一种在确保良好的生产性同时又具有优良特性和高可靠性的栅绝缘层的薄膜晶体管，该薄膜晶体管包括:在基板上含有源区、沟道区、漏区的有源层，栅电极层，以及在有源层和栅电极层之间所形成的栅绝缘层的薄膜晶体管，栅绝缘层由在有源层一侧形成的第I氧化硅膜、在栅电极层一侧形成的第2氧化硅膜，和在第I氧化硅膜与第2氧化硅膜之间形成的氮化硅膜而形成。晶体管是逻辑电路中的核心部件。逻辑电路是一种离散信号的传递和处理，以二进制为原理、实现数字信号逻辑运算和操作的电路，主要分为组合逻辑电路和时序逻辑电路，由最基本的“与门”电路、“或门电路”和“非门”电路组成。传统意义上的逻辑电路，为了实现不同的逻辑门运算，需要使用不同类型、不同种类、不同数目的晶体管，藉此对于大面积制作逻辑电路的工艺提出了较高的要求，包括用不同的掩膜版、不同的工艺、不同的材料以及不同的设计，因此制造过程比较复杂，逻辑电路的成品率难以保证。
发明内容
本发明提供了一种改进栅结构的晶体管，能够减少逻辑电路中晶体管的个数，使逻辑电路的制备方法简单，器件面积减少，从而提高逻辑电路的成品率，降低制作成本，并且可以方便改善调整逻辑电路器件的电学性能。一种改良栅结构的晶体管，包括基底和处在基底上的介质层，所述介质层上设有一源区、一漏区以及连通在所述源区和漏区之间的沟道区，所述沟道区内设有第一顶栅作为晶体管的输出极，其输出的逻辑值在沟道区导通时为逻辑1，在沟道区截断时为逻辑O ;所述晶体管还设有至少两个作为控制沟道区的输入极；其中至少有一个输入极为第二顶栅；还有至少有一个输入极为第三顶栅和/或底栅；所述第二顶栅和第三顶栅均位于所述介质层上，且处在所述沟道区的旁边。本发明中沟道区旁边的顶栅位于所述介质层上应理解为这些顶栅至少与介质层接触。
作为输出极的顶栅并不覆盖整个沟道区，且该顶栅具有稳定的输出电压；为了使该顶栅具有稳定的输出电压，在沟道区的长度方向上，该顶栅应具有合适的尺寸，以保证该顶栅的输出电压是一个明确的值，即在输入极电压确定后该顶栅的输出电压保持相对稳定。一般情况下在保证强度和导电性能的前提下，该顶栅尺寸尽可能的小。作为优选，还设有用于控制沟道区的底栅，所述底栅处在基底和介质层之间或由所述基底兼做。所述的源区、漏区、顶栅和底栅均可采用现有技术中使用的导体特性材料，包括金属、合金、导电聚合物、导电碳纳米管、铟锡氧化物(ΙΤ0)、铟镓锌氧化物(IGZO)等，其中，金属为铝、铜、钨、钥、金或铯等；合金至少含有铝、铜、钨、钥、金、铯中的两种；所述的沟道区使用半导体材料，所述半导体材料包括有机半导体材料和无机半导体材料等，例如氧化物半导体(如铟锡氧化物)、氧化锌纳米线以及碳纳米管。所述的源区、漏区、顶栅、底栅和沟道区均使用铟锡氧化物。采用一次掩膜法自组装形成源区、漏区、顶栅、底栅和沟道区，工艺简单。所述的基底可以采用各种材料，只需具有一定的强度可以起到支撑作用即可，包括玻璃、石英、陶瓷、金刚石、纸张、硅片、塑料或树脂等。所述沟道区一般是条状，所述的“旁边”既可以是沟道区长度方向的一侧，也可以是宽度方向的一侧。所述的沟道区的长度为0.001 5000 μ m,沟道区的宽度为0.0001 1000 μ m,沟道区的电学厚度为0.001 8000nm ；较优选沟道区的长度为0.01 ΙΟΟμπι，沟道区的宽度为0.01 ΙΟΟμπι，沟道区的电学厚度为0.01 200nm ；更优选沟道区的长度为0.1 10 μ m，沟道区的宽度为0.01 10 μ m，沟道区的电学厚度为I 50nm。所述的介质层采用绝缘材料，介质层的物理厚度为0.001 1000 μ m，优选地介质层的物理厚度为I 200 μ m。所述的介质层为二氧化硅(例如多孔二氧化硅、热生长二氧化硅)、苯并环丁烯、聚酯、丙烯酸树脂、氧化铝、氮氧化硅、高K栅介质材料中的至少一种。介质层和沟道区之间界面产生电容。所述的源区和漏区与作为输出极的顶栅的最小横向距离(沿沟道区长度方向的距离)均为0.0001 100 μ m ;所述的源区或漏区与沟道外顶栅的最小横向距离为0.0001 100 μ mo设输出极到源区的最小横向距离为I。作为输出极的顶栅可以输出确定电压，这个确定电压是由沟道区是否开启、源漏电压Vds和I决定。如果顶栅没有位于沟道区内，则优选地，顶栅尽可能地靠近沟道区。本发明中所述的晶体管可以是薄膜晶体管。作为优选，所述沟道区内的顶栅、源区和漏区三者排列成第一直线。作为优选，所述顶栅为两个，分别为第一顶栅和第二顶栅，其中第一顶栅处在所述沟道区内，且与源区和漏区三者排列形成第一直线，第二顶栅位于所述第一直线的一侧，且与第一顶栅对齐。
作为优选，所述顶栅为两个，分别为第一顶栅和第二顶栅，其中第一顶栅处在所述沟道区内，且与源区和漏区三者排列成第一直线，第二顶栅位于所述第一直线上。晶体管的源区、漏区、第一顶栅和第二顶栅呈条状排列，便于制造线型的逻辑电路。作为优选，所述顶栅为三个，分别为第一顶栅、第二顶栅和第三顶栅，其中第一顶栅处在所述沟道区内，且与源区和漏区三者排列成第一直线，第二顶栅和第三顶栅分别位于所述第一直线的两侧，或位于所述第一直线的同侧。作为优选，所述第二顶栅和第三顶栅排列成第二直线，且第二直线与第一直线垂直。晶体管的源区、漏区、第一顶栅、第二顶栅和第三顶栅呈块状排列，便于制造块型的逻辑电路。作为优选，所述第二顶栅和第三顶栅位于所述第一直线的同侧且排列成第二直线，所述第二直线与第一直线垂直。作为进一步的优选，所述第二顶栅和第三顶栅中的一者与第一顶栅对齐。作为优选，所述第二顶栅和第三顶栅位于所述第一直线的同侧且排列成第二直线，所述第二直线与第一直线垂直。作为进一步的优选，所述第一顶栅到第二顶栅和第三顶栅的最短距离相等。作为优选，所述第二顶栅和第三顶栅分别位于所述第一直线的两侧且排列成第二直线，所述第二直线与第一直线垂直。作为进一步的优选，作为进一步的优选，所述第二顶栅和第三顶栅中的一者与第一顶栅对齐。作为优选，所述第二顶栅和第三顶栅分别位于所述第一直线的两侧且排列成第二直线，所述第二直线与第一直线垂直。作为进一步的优选，所述第一顶栅到第二顶栅和第三顶栅的最短距离相等。作为优选，所述第二顶栅和第三顶栅位于所述第一直线的同侧且排列成第二直线，第二直线与第一直线平行。晶体管的源区、漏区、第一顶栅、第二顶栅和第三顶栅呈块状排列，便于制造块型的逻辑电路。作为优选，所述第二顶栅和第三顶栅位于所述第一直线的同侧且排列成第二直线，所述第二直线与第一直线平行。作为进一步的优选，所述第二顶栅和第三顶栅中的一者与第一顶栅对齐。作为优选，所述第二顶栅和第三顶栅位于所述第一直线的同侧且排列成第二直线，所述第二直线与第一直线平行。作为进一步的优选，所述第一顶栅到第二顶栅和第三顶栅的最短距离相等。作为优选，所述顶栅为三个，分别为第一顶栅、第二顶栅和第三顶栅，其中第一顶栅处在所述沟道区内，且与源区和漏区三者排列成第一直线，所述第二顶栅和第三顶栅排列成第二直线，且第二直线与第一直线重合。所述第二顶栅和第三顶栅处在所述源区的同一侧且远离所述漏区。或所述第二顶栅和第三顶栅处在所述漏区的同一侧且远离所述源区。作为优选，所述顶栅为三个，分别为第一顶栅、第二顶栅和第三顶栅，其中第一顶栅处在所述沟道区内，且与源区和漏区三者排列成第一直线，所述第二顶栅和第三顶栅排列成第二直线，且第二直线与第一直线重合。所述第二顶栅和第三顶栅中的一个顶栅处在所述源区的一侧且远离所述漏区。所述第二顶栅和第三顶栅中的一个顶栅处在所述源区的一侧且远离所述源区。晶体管的源区、漏区、第一顶栅、第二顶栅和第三顶栅呈条状排列，便于制造线型的逻辑电路。作为优选，所述底栅处在基底和介质层之间，所述底栅分布在基底上的局部区域，基底上开设有与底栅位置相应的容置槽，所述底栅的面积至少能够与处在沟道区旁边的顶栅形成耦合，以控制所述沟道区。底栅与作为输入极的顶栅形成耦合，可以更好的控制沟道区。若所述底栅由所述基底兼做，此时该基底与介质层贴合的一面应为导电材料，而背向介质层的一面应该为非导电材料。优选地，所述基板与介质层之间设有导电层。所述的导电层采用导电材料，例如ITO或者IGZ0。设置导电层能够增强电容耦合的效果，使得顶栅更易于调控沟道区。本发明中每个晶体管具有至少两个顶栅，每个位于沟道区之外的顶栅均可以调控沟道区，通过改变顶栅电压，可以让同一个晶体管实现多个逻辑电路功能，例如与门、或门、
与非门等。作为优选，顶栅共有四个，分别为第一顶栅、第二顶栅、第三顶栅和第四顶栅，其中第一顶栅处在所述沟道区内，且与源区和漏区三者排列成第一直线，所述第二顶栅、第三顶栅和第四顶栅排列成第二直线，且第二直线与第一直线重合。所述第二顶栅和第三顶栅处在所述源区的同一侧且远离所述漏区。或所述第二顶栅和第三顶栅处在所述漏区的同一侧且远离所述源区。第四顶栅可以位于任何位置。优选地，在所述源区的一侧且远离所述漏区，或者在所述漏区的一侧且远离所述源区作为优选，顶栅共有四个，分别为第一顶栅、第二顶栅、第三顶栅和第四顶栅，其中第一顶栅处在所述沟道区内，且与源区和漏区三者排列成第一直线，所述第二顶栅、第三顶栅和第四顶栅排列成第二直线，且第二直线与第一直线重合。所述第二顶栅和第三顶栅处分别在所述源区的一侧且远离所述漏区，以及在所述漏区的一侧且远离所述源区。第四顶栅可以位于任何位置。优选地，在所述源区的一侧且远离所述漏区，或者在所述漏区的一侧且远离所述源区。作为优选，输入极不包含有底栅，所述顶栅为四个，分别为第一顶栅、第二顶栅、第三顶栅和第四顶栅，其中第二顶栅、第三顶栅和第四顶栅均作为输入极。由于没有底栅，为了实现复杂的逻辑功能，此时需要有至少三个输入极，例如采用三个输入极，分别为第二顶栅、第三顶栅和第四顶栅。在排列方式上可有如下方式:其中第一顶栅处在所述沟道区内，且与源区和漏区三者排列成第一直线，第二顶栅、第三顶栅和第四顶栅，分别位于所述第一直线的两侧，第一直线上或位于所述第一直线的同侧。作为优选，所述第二顶栅、第三顶栅和第四顶栅排列成第二直线，且第二直线与第一直线垂直。晶体管的源区、漏区、第一顶栅、第二顶栅和第三顶栅呈块状排列，便于制造块型的逻辑电路。作为优选，所述第二顶栅、第三顶栅和第四顶栅位于所述第一直线的同侧且排列成第二直线，所述第二直线与第一直线垂直。作为进一步的优选，所述第二顶栅、第三顶栅和第四顶栅的一者与第一顶栅对齐。作为优选，所述第二顶栅、第三顶栅和第四顶栅分别位于所述第一直线的两侧且排列成第二直线，所述第二直线与第一直线垂直。作为进一步的优选，所述第二顶栅、第三顶栅和第四顶栅的一者与第一顶栅对齐。作为优选，所述第二顶栅、第三顶栅和第四顶栅位于所述第一直线的同侧且排列成第二直线，所述第二直线与第一直线垂直。作为进一步的优选，所述第一顶栅到第二顶栅和第三顶栅的最短距离相等。作为优选，所述第二顶栅、第三顶栅和第四顶栅位于所述第一直线的同侧且排列成第二直线，第二直线与第一直线平行。晶体管的源区、漏区、第一顶栅、第二顶栅和第三顶栅呈块状排列，便于制造块型的逻辑电路。作为优选，所述第二顶栅、第三顶栅和第四顶栅位于所述第一直线的同侧且排列成第二直线，所述第二直线与第一直线平行。作为进一步的优选，所述第二顶栅和第三顶栅中的一者与第一顶栅对齐。作为优选，所述第二顶栅、第三顶栅和第四顶栅位于所述第一直线的两侧且至少其中任意两栅排列成第二直线，所述第二直线与第一直线平行。作为进一步的优选，所述第二顶栅和第三顶栅中的一者与第一顶栅对齐。作为优选，所述第二顶栅、第三顶栅和第四顶栅位于所述第一直线的两侧且其中任意两栅排列成第二直线，所述第二直线与第一直线垂直。作为进一步的优选，所述第二顶栅和第三顶栅中的一者与第一顶栅对齐。作为优选，顶栅共有四个，分别为第一顶栅、第二顶栅、第三顶栅和第四顶栅，其中第一顶栅处在所述沟道区内，且与源区和漏区三者排列成第一直线，所述第二顶栅、第三顶栅和第四顶栅排列成第二直线，且第二直线与第一直线重合。所述第二顶栅和第三顶栅处在所述源区的同一侧且远离所述漏区。或所述第二顶栅和第三顶栅处在所述漏区的同一侧且远离所述源区。第四顶栅可以位于任何位置。优选地，在所述源区的同一侧且远离所述漏区，或者在所述漏区的一侧且远离所述源区。作为优选，顶栅共有四个，分别为第一顶栅、第二顶栅、第三顶栅和第四顶栅，其中第一顶栅处在所述沟道区内，且与源区和漏区三者排列成第一直线，所述第二顶栅、第三顶栅和第四顶栅排列成第二直线，且第二直线与第一直线重合。所述第二顶栅和第三顶栅处分别在所述源区的一侧且远离所述漏区，以及在所述漏区的一侧且远离所述源区。第四顶栅可以位于任何位置。优选地，在所述源区的一侧且远离所述漏区，或者在所述漏区的一侧且远离所述源区。本发明一种改良栅结构的晶体管，在晶体管的沟道区引入顶栅，在具备传统晶体管的功能的前提下，能够实现逻辑电路的功能，使得原来需要多个晶体管完成的逻辑电路功能仅需要一个晶体管即可完成，大大简化了电路，提高了逻辑电路的生产加工效率。
图1为本发明改良栅结构的晶体管第一种实施方式示意图；图2为本发明改良栅结构的晶体管第二种实施方式示意图；图3为本发明改良栅结构的晶体管第三种实施方式示意图4为本发明改良栅结构的晶体管第四种实施方式示意图；图5为本发明改良栅结构的晶体管第五种实施方式示意图；图6为本发明改良栅结构的晶体管第六种实施方式示意图；图7为本发明改良栅结构的晶体管各实施方式(若有底栅)中改变第二顶栅的电压时，沟道电流随底栅电压变化的曲线图；图8为本发明改良栅结构的晶体管各实施方式中输入电压与输出电压的关系不意图；图9为本发明改良栅结构的晶体管含有第三顶栅或底栅时，第三顶栅或底栅对沟道区的肖特基势垒Φ的影响图；图10为本发明改良栅结构的晶体管第七种实施方式示意图。
具体实施例方式下面结合具体的实施例，对本发明一种改良栅结构的晶体管做详细描述。实施例1如图1所示，一种改良栅结构的晶体管，包括基底I和处在基底I上的介质层3、介质层3上设有一源区5、一漏区6以及连通在源区5和漏区6之间的沟道区7，还设有两个顶栅，以及和这两个顶栅形成耦合的底栅，两个顶栅分别为第一顶栅4a和第二顶栅4b，基底I兼做底栅，第一顶栅4a位于沟道区7内，且与源区5和漏区6三者排列成第一直线，第二顶栅4b位于第一直线的一侧，且与第一顶栅4a对齐。如果没有底栅，则增加一沟道区外的顶栅代替底栅调控沟道。基底I采用单表面为导电层的玻璃，其导电层采用铟锡氧化物(ΙΤ0)与介质层3贴合，介质层3采用二氧化娃,且介质层3的物理厚度为0.5 μ m ;源区5、漏区6、第一顶栅4a、第二顶栅4b和沟道区7均采用铟锡氧化物(ITO)制成，其中，沟道区7为半导体材料，其余为导体材料。沟道区7的长度为15 μ m,沟道区7的宽度为I μ m,沟道区7的电学厚度为30nm ；源区5与第一顶栅4a的横向距离(图中沿着沟道区的长度方向)为ΙΟμπι。沟道区内的栅极的大小必须是能够得到一个稳定电位的大小。需要说明的是，本实施例中的基板I与介质层3之间可以不设置导电层，第二顶栅4b与介质层3的界面形成等效电容，使第二顶栅4b能够有效调控沟道区7的载流子浓度。本实施例中的介质层3采用无机材料制备，相对于采用有机材料制备，其稳定性和可靠性相对较好，且能够与传统半导体工艺线相兼容，制备相对比较简单。本实施例提供的改良栅结构的薄膜晶体管具有逻辑电路功能，当源漏电压Vds=L 5V，改变位于沟道区7外部的第二顶栅4b的电压Ve2为-0.5V、0V、0.5V、IV，则源漏两端的沟道电流Ids与底栅(基底I兼做)的电压Vei的关系如图7所示，在四种情况下，本实施例改良栅结构的薄膜晶体管的阈值电压Vth分别为1.1V、0.85V、0.45V、-0.05V，同时电流开关比也得到显著的调控改变，晶体管作为反相器用时Vei输入与Ve3输出关系见图8，因此，本实施例中除了沟道区7内的第一顶栅4a以外，其余的栅极，包括底栅和第二顶栅4b都具有可以调控沟道区7的功能，通过改变底栅和第二顶栅4b的电压控制沟道区7的输出，获得理想的反相器输入输出结果，逻辑输入输出结果见表I。
表I
权利要求
1.一种改良栅结构的晶体管，包括基底(I)和处在基底(I)上的介质层(3)，所述介质层(3)上设有一源区(5)、一漏区(6)以及连通在所述源区(5)和漏区(6)之间的沟道区(7)，其特征在于，所述沟道区(7)内设有第一顶栅(4a)作为晶体管的输出极，其输出的逻辑值在沟道区导通时为逻辑I，在沟道区截断时为逻辑O ; 所述晶体管还设有至少两个控制沟道区(7)的输入极； 其中至少有一个输入极为第二顶栅(4b)； 还有至少有一个输入极为第三顶栅(4c)和/或底栅； 所述第二顶栅和第三顶栅均位于所述介质层(3)上，且处在所述沟道区(7)的旁边。
2.如权利要求1所述的改良栅结构的晶体管，其特征在于，所述底栅(2)处在基底(I)和介质层(3 )之间或由所述基底(I)兼做。
3.如权利要求2所述的改良栅结构的晶体管，其特征在于，所述底栅(2)处在基底(I)和介质层(3)之间，所述底栅(2)分布在基底(I)上的局部区域，基底(I)上开设有与底栅(2)位置相应的容置槽，所述底栅(2)的面积至少能够与处在沟道区(7)旁边的顶栅形成耦合，以控制所述沟道区(7)。
4.如权利要求1或2或3所述的改良栅结构的晶体管，其特征在于，所述顶栅为两个，分别为第一顶栅(4a)和第二顶栅(4b)，其中第一顶栅(4a)处在所述沟道区(7)内，且与源区(5)和漏区(6)三者排列形成第一直线，第二顶栅(4b)位于所述第一直线的一侧。
5.如权利要求1或2或3所述的改良栅结构的晶体管，其特征在于，所述顶栅为两个，分别为第一顶栅(4a)和第二顶栅(4b)，其中第一顶栅(4a)处在所述沟道区(7)内，且与源区(5)和漏区(6)三者排列成第一直线，第二顶栅(4b)位于所述第一直线上。
6.如权利要求1或2或3所述的改良栅结构的晶体管，其特征在于，所述顶栅为三个，分别为第一顶栅(4a)、第二顶栅(4b)和第三顶栅(4c)，其中第一顶栅(4a)处在所述沟道区(7)内，且与源区(5)和漏区(6)三者排列成第一直线，第二顶栅(4b)和第三顶栅(4c)分别位于所述第一直线的两侧，或位于所述第一直线的同侧。
7.如权利要求6所述的改良栅结构的晶体管，其特征在于，所述第二顶栅(4b)和第三顶栅(4c)排列成第二直线，且第二直线与第一直线垂直。
8.如权利要求1或2或3所述的改良栅结构的晶体管，其特征在于，所述顶栅为三个，分别为第一顶栅(4a)、第二顶栅(4b)和第三顶栅(4c)，其中第一顶栅(4a)处在所述沟道区(7)内，且与源区(5)和漏区(6)三者排列成第一直线，所述第二顶栅(4b)和第三顶栅(4c)排列成第二直线，且第二直线与第一直线重合或平行。
9.如权利要求1所述的改良栅结构的晶体管，其特征在于，输入极不包含有底栅，所述顶栅为四个，分别为第一顶栅(4a)、第二顶栅(4b)、第三顶栅(4c)和第四顶栅，其中第二顶栅(4b)、第三顶栅(4c)和第四顶栅均作为输入极。
10.如权利要求1所述的改良栅结构的晶体管，其特征在于，所述基板与介质层之间设有导电层。
全文摘要
本发明公开了一种改良栅结构的晶体管，包括基底和处在基底上的介质层，所述介质层上设有一源区、一漏区以及连通在所述源区和漏区之间的沟道区，所述沟道区内设有第一顶栅作为晶体管的输出极，其输出的逻辑值在沟道区导通时为逻辑1，在沟道区截断时为逻辑0；所述晶体管还设有至少两个作为控制沟道区的输入极；其中至少有一个输入极为第二顶栅；还有至少有一个输入极为第三顶栅和/或底栅；所述第二顶栅和第三顶栅均位于所述介质层上，且处在所述沟道区的旁边。本发明晶体管，能够减少逻辑电路中晶体管的个数，使逻辑电路的制备方法简单，器件面积减少，从而提高逻辑电路的成品率，降低制作成本，并且可以方便改善调整逻辑电路器件的电学性能。
文档编号H01L29/78GK103178116SQ20131008522
公开日2013年6月26日 申请日期2013年3月15日 优先权日2013年3月15日
发明者戴明志 申请人:中国科学院宁波材料技术与工程研究所