一种中高压沟槽型功率器件的终端结构及其制作方法
【专利摘要】本发明公开了一种中高压沟槽型功率器件的终端结构及其制作方法，属于半导体功率器件制备【技术领域】。该终端结构的终端区域至少有一个沟槽，沟槽的两侧均有表面结，靠近有源区的一侧为n型注入结，远离有源区的一侧为p型注入结，沟槽内有填充物。本发明一方面可以在保证器件具有高的击穿电压的同时，缩小了终端保护区的面积，降低了芯片制造成本；另一方面能够降低寄生电荷的影响，提高器件的可靠性。
【专利说明】一种中高压沟槽型功率器件的终端结构及其制作方法
【技术领域】
[0001]本发明属于半导体功率器件制备【技术领域】，特别涉及一种中高压沟槽型功率器件的终端结构及其制作方法。
【背景技术】
[0002]绝缘栅双极晶体管IGBT是新型的大功率器件，它集MOSFET栅极电压控制特性和双极型晶体管低导通电阻特性于一身，改善了器件耐压和导通电阻相互牵制的情况，具有高电压、大电流、高频率、功率集成密度高、输入阻抗大、导通电阻小、开关损耗低等优点。在变频家电、工业控制、电动及混合动力汽车、新能源、智能电网等诸多领域获得了广泛的应用空间。
[0003]高压器件设计的一个难点是合理的终端设计以保证耐压。目前已经有很多种方法用于终端设计，比如场限环结构FLR、场板终端FP、FLR结合FP、结终端延伸结构JTE等等。通过优化，终端的设计耐压能够接近理想状态值。但是，即便是精心设计，终端区域钝化层和界面电荷的存在还是能极大降低器件的耐压能力。针对这个问题，结终端延伸结构JTE通过增加浓度来增强抗正电荷影响的能力，但这会导致器件能承受的最大耐压会降低。优化的场限环结构FLR结合场板终端FP技术能改善抗正电荷影响能力，但会导致终端面积的增加。另外还有表面覆盖高阻层的方法，虽然这对抗界面电荷影响有效，但增加了漏电流还有关断时间。而且，电荷的正负极性和量级并不能确定，所以问题的关键是提高终端设计的鲁棒性。
[0004]传统的场限环结构如图1所示:包括内圈的分压保护区103和外圈的截止保护环
107。当偏压加在集电极101上并且所加偏压逐渐增大时，耗尽层沿着主结104向第一场限环105的方向扩展。在电压增大到主结104的雪崩击穿电压之前，主结的耗尽区已经与第一场限环105的耗尽区汇合，耗尽区曲率增大，主结与环结之间为穿通状态，由此削弱了主结弯曲处的积聚电场，击穿电压得到提高。在第一场限环105发生雪崩击穿之前，第二场限环106穿通，以此类推。在场限环的上方为覆盖终端的介质层。场限环终端结构存在以下弊端:
[0005]传统场限环结构通过注入杂质，依赖杂质在热过程中的扩散形成一个个场限环。为了阻止相邻的两个场限环互相扩散，场限环和场限环的间距必须保持足够远，这使得场限环的面积较大，增加成本。
[0006]场限环终端结构容易受界面不稳定性和氧化层界面电荷的影响，进而影响器件的击穿电压以及高压下的可靠性。另外，重掺杂的精度控制也是个问题。
[0007]现有技术提供了一种沟槽型终端结构，如图2所示，通过在终端区域刻槽的方式实现。在距离主结0.5-100um的半导体表面，通过湿法刻蚀，反应离子刻蚀等方法形成纵向深度0.1-1Oum的沟槽14 ;沟槽表面通过化学气相淀积等方法，淀积一层导电层16，导电层16与电极17是隔离的，该导电层可以为掺杂类型与衬底相反的半导体材料，也可以为Al或者其它类型的金属。这种终端结构，可使得器件承受耐压时耗尽层向外延伸，具体见图中的虚线。相比传统场限环结构，沟槽型终端结构极大地缩小了面积；另外由于减少了杂质注入，槽型尺寸易精确控制，所以提高了精度控制；所需热过程较少，避免了热过程后掺杂浓度分布的改变，但是没有对表面电荷的影响进行解决或者削弱，该终端结构的器件鲁棒性比较弱。
【发明内容】
[0008]本发明所要解决的技术问题是提供一种中高压沟槽型功率器件的终端结构及其制作方法，解决了现有技术中的功率器件的终端结构的器件鲁棒性比较弱的技术问题。
[0009]为解决上述技术问题，本发明提供了一种中高压沟槽型功率器件的终端结构，在功率器件的终端区域至少有一个沟槽，所述沟槽的两侧均有表面结，靠近有源区的一侧为η型注入结，远离有源区的一侧为P型注入结，所述沟槽内有填充物。
[0010]进一步地，所述表面结的浓度均大于所述功率器件的漂移区浓度。
[0011]进一步地，所述表面结的结深小于所述沟槽的槽深。
[0012]进一步地，所述表面结的结深均为0.4_4um。
[0013]进一步地，所述沟槽的深度范围为2-15um，所述沟槽的宽度范围为0.5_5um。
[0014]进一步地,所述填充物为钝化物或者导电物质。
[0015]进一步地，所述钝化物为氧化硅、氮化硅或者氮氧化硅中的任意一种。
[0016]进一步地，所述导电物质为多晶硅。
[0017]一种中高压沟槽型功率器件的终端结构的制作方法，包括如下步骤:
[0018]通过掩膜版，在η型衬底的终端区通过湿法刻蚀或反应离子刻蚀形成至少一个沟槽，通过掩膜版，通过离子注入的方法或者扩散的方法在所述沟槽中靠近有源区的一侧形成η型注入结，在所述沟槽中另一侧形成P型注入结；通过淀积的方法，在所述沟槽内和所述η型衬底的上表面覆盖钝化物。
[0019]进一步地，所述制作方法还可以为:所述制作方法还包括:在所述覆盖钝化物之前，先在所述沟槽内和所述η型衬底的上表面淀积一层导电物质，然后通过等离子体刻蚀的方法，将所述导电物质刻蚀掉，最后再通过淀积的方法，在所述沟槽内和所述η型衬底的上表面覆盖钝化物。
[0020]本发明提供的一种中高压沟槽型功率器件的终端结构及其制作方法，一方面可以在保证器件具有高的击穿电压的同时，缩小了终端保护区的面积，降低了芯片制造成本；另一方面能够降低寄生电荷的影响，提高器件的可靠性。
【专利附图】
【附图说明】
[0021]图1为现有技术提供的一种场限环结构示意图；
[0022]图2为现有技术提供的一种沟槽型终端结构示意图；
[0023]图3为本发明实施例提供的IGBT沟槽性终端结构示意图。
[0024]附图标记:
[0025]101、集电极，102,N-基区，103、分压保护区，104、主结，105、第一场限环，106、第二场限环，107、截止保护环，7、钝化层，14、沟槽，16、导电层，17、电极，15、ρ型注入结，18、η型
注入结。【具体实施方式】
[0026]实施例1:
[0027]参见图3，本发明实施例提供了一种中高压沟槽型功率器件的终端结构，在本发明实施例中，该功率器件为IGBT结构，集电极101在η型衬底的底部，N-基区102在集电极101上，在IGBT的终端区域至少有一个沟槽14，沟槽14的两侧均有表面结,两侧表面结中靠近有源区的一侧为η型注入结18，两侧表面结中远离有源区的一侧为ρ型注入结15，沟槽14内有填充物，当钝化层7内存在负电荷时，会在表面形成空穴反型层，增加η型注入结18可以阻止空穴反型层的形成。当钝化层内存在正电荷时，会导致表面电场积聚，增加P型注入结15可以用于减弱峰值电场。该终端结构利用沟槽将终端部分的峰值电场从半导体的表面延伸至半导体的内部，削弱了表面工艺对器件的影响。
[0028]其中，表面结的浓度均大于IGBT的漂移区浓度，在本发明实施例中，表面结的结深为0.4-4um，沟槽的深度范围为2-15um，沟槽的宽度范围为0.5_5um，但是，表面结的结深应当小于沟槽的槽深。
[0029]其中，填充物为钝化物或者导电物质，钝化物可以降低器件终端区域的漏电流。本实施例中的钝化物可以为氧化硅、氮化硅或者氮氧化硅中的任意一种；导电物质为多晶硅，可以使电场分布更加均匀。
[0030]实施例2:
[0031]本发明实施例提供了一种中高压沟槽型功率器件的制作方法，包括如下步骤:
[0032]步骤201:选择η型衬底；
[0033]步骤202:通过常规的掩膜版进行区域选择，在η型衬底的终端区需要刻槽的区域通过湿法刻蚀形成一个以上沟槽,沟槽的深度为2um，沟槽的宽度为0.5um ；
[0034]步骤203:通过常规的掩膜版进行区域选择，再通过离子注入的方法在沟槽远离IGBT的有源区的一侧形成ρ型注入结，ρ型注入结的结深为0.4um ；
[0035]步骤204:通过常规的掩膜版进行区域选择，通过离子注入的方法在沟槽靠近IGBT的有源区的一侧形成η型注入结，η型注入结的结深为0.4um ；
[0036]步骤205:在沟槽内及η型衬底上表面采用蒸发的方法淀积一层导电物质，其中，该导电物质为多晶娃;
[0037]步骤26:采用等离子体刻蚀的方法，将η型衬底上表面的覆盖物刻蚀掉；
[0038]步骤207:在本发明实施例中，淀积的具体方法为蒸发的方法，通过常规的蒸发方法在沟槽内和η型衬底的上表面覆盖钝化物；其中，该钝化物为氧化硅。
[0039]实施例3:
[0040]步骤301:选择η型衬底；
[0041]步骤302:通过常规的掩膜版进行区域选择，在η型衬底的终端区需要刻槽的区域通过反应离子刻蚀形成一个以上沟槽，沟槽的深度15um，沟槽的宽度5um ；
[0042]步骤303:通过常规的掩膜版进行区域选择，再通过扩散的方法在沟槽靠近IGBT的有源区的一侧形成η型注入结，其中，η型注入结的结深为4um ；
[0043]步骤304:通过常规的掩膜版进行区域选择，通过扩散的方法在沟槽远离IGBT的有源区的一侧形成P型注入结，其中，P型注入结的结深为4um ；[0044]步骤305:在沟槽内及η型衬底上表面通过常规溅射方法淀积一层导电物质，其中，该导电物质为多晶硅；
[0045]步骤306:采用等离子体刻蚀的方法，将η型衬底上表面的覆盖物刻蚀掉；
[0046]步骤307:在本发明实施例中，淀积的具体方法为溅射的方法，通过溅射的方法在沟槽内和η型衬底的上表面覆盖钝化物，其中，该钝化物为氮化硅和氮氧化硅。
[0047]实施例4:
[0048]步骤401:选择η型衬底；
[0049]步骤402:通过常规的掩膜版进行区域选择，在η型衬的终端区需要刻槽的区域通过湿法刻蚀形成一个以上沟槽，沟槽的深度为5um，沟槽的宽度为3um ；
[0050]步骤403:通过常规的掩膜版进行区域选择，通过离子注入的方法在靠近IGBT的有源区的一侧形成η型注入结，其中，η型注入结的结深为2um ；
[0051]步骤404:通过常规的掩膜版进行区域选择，通过离子注入的方法在远离IGBT的有源区的一侧形成P型注入结，其中，P型注入结的结深为2um ；
[0052]步骤405:在本发明实施例中，淀积的具体方法为物理气相淀积(PVD)的方法，通过常规的物理气相淀积(PVD)的方法，在沟槽内和η型衬底的上表面覆盖钝化物，该钝化物为氧化硅和氮化硅。
[0053]实施例5:
[0054]步骤501:选择η型衬底；
[0055]步骤502:通过常规的掩膜版进行区域选择，在η型衬底的终端区需要刻槽的区域通过反应离子刻蚀形成一个以上沟槽，沟槽的深度为8um，沟槽的宽度为2um ；
[0056]步骤503:通过常规的掩膜版进行区域选择，通过扩散的方法在靠近IGBT的有源区的一侧形成η型注入结，其中，η型注入结的结深为4um ；
[0057]步骤504:通过常规的掩膜版进行区域选择，通过扩散的方法在远离IGBT的有源区的一侧形成P型注入结，其中，P型注入结的结深为4um ；
[0058]步骤505:在本发明实施例中，淀积的具体方法为氧化的方法，具体为:通过在高温下通入含氧元素的气体，在沟槽内和η型衬底的上表面覆盖钝化物，该钝化物包括氧化硅、氮化硅和氮氧化硅。
[0059]本发明实施例提供的终端结构不局限于IGBT，还可以用于VDMOS等其他功率器件。该终端结构可以减少氧化层电荷和界面电荷对器件的影响，提高器件的鲁棒性，从而提高器件的可靠性。另外，终端结构的制备工艺和沟槽型功率器件有源区的工艺步骤相结合，减少了终端制备工艺步骤，降低了生产成本。相比传统场限环结构，本发明采用沟槽和表面结结合的方式，与传统FLR、JTE等注入型终端相比，表面结的深度和掺杂浓度较浅，而且槽型尺寸易精确控制，所以提闻了精度控制。
[0060]最后所应说明的是，以上【具体实施方式】仅用以说明本发明的技术方案而非限制，尽管参照实例对本发明进行了详细说明，本领域的普通技术人员应当理解，可以对本发明的技术方案进行修改或者等同替换，而不脱离本发明技术方案的精神和范围，其均应涵盖在本发明的权利要求范围当中。
【权利要求】
1.一种中高压沟槽型功率器件的终端结构，其特征在于，在功率器件的终端区域至少有一个沟槽，所述沟槽的两侧均有表面结，靠近有源区的一侧为η型注入结，远离有源区的一侧为P型注入结，所述沟槽内有填充物。
2.根据权利要求1所述的终端结构，其特征在于，所述表面结的浓度均大于所述功率器件的漂移区浓度。
3.根据权利要求1所述的终端结构，其特征在于，所述表面结的结深小于所述沟槽的槽深。
4.根据权利要求3所述的终端结构，其特征在于，所述表面结的结深均为0.4-4um。
5.根据权利要求3所述的终端结构，其特征在于，所述沟槽的深度范围为2-15um，所述沟槽的宽度范围为0.5-5um。
6.根据权利要求1所述的终端结构，其特征在于，所述填充物为钝化物或者导电物质。
7.根据权利要求6所述的终端结构，其特征在于，所述钝化物为氧化硅、氮化硅或者氮氧化硅中的任意一种。
8.根据权利要求6所述的终端结构，其特征在于，所述导电物质为多晶硅。
9.一种中高压沟槽型功率器件的终端结构的制作方法，其特征在于，包括如下步骤: 通过掩膜版，在η型衬底的终端区通过湿法刻蚀或反应离子刻蚀形成至少一个沟槽，通过掩膜版，通过离子注入的方法或者扩散的方法在所述沟槽中靠近有源区的一侧形成η型注入结，在所述沟槽中另一侧形成P型注入结；通过淀积的方法，在所述沟槽内和所述η型衬底的上表面覆盖钝化物。
10.根据权利要求9所述的方法，其特征在于，所述制作方法还包括:在所述覆盖钝化物之前，先在所述沟槽内和所述η型衬底的上表面淀积一层导电物质，然后通过等离子体刻蚀的方法，将所述导电物质刻蚀掉，最后再通过淀积的方法，在所述沟槽内和所述η型衬底的上表面覆盖钝化物。
【文档编号】H01L21/331GK103839978SQ201310086262
【公开日】2014年6月4日 申请日期:2013年3月18日 优先权日:2012年11月23日
【发明者】喻巧群, 朱阳军, 卢烁今, 田晓丽 申请人:中国科学院微电子研究所, 上海联星电子有限公司, 江苏中科君芯科技有限公司