具有布局可改变的触发电压的esd箝位电路的制作方法
【专利摘要】ESD设备包括栅极和与栅极隔离并至少部分地在n阱区内形成的n漏极区，n阱区又至少部分地在深n阱区内形成。n漏极区、n阱区和深n阱区的掺杂水平是降序的。ESD设备具有高于它的被保护电路的操作电压的触发和保持电压，其通过改变在n漏极和n阱区的侧边缘之间的距离是布局可配置的。
【专利说明】具有布局可改变的触发电压的ESD箝位电路
[0001 ]优先权
[0002]本申请是2014年12月4日提交的美国专利申请号14/560，135的国际申请，并要求2014年I月16日提交的美国临时申请号61/928，235和2014年7月22日提交的美国临时申请号62/027，440的优先权和利益，所有申请都通过引用被全部并入本文。
技术领域
[0003]本公开涉及静电放电(ESD)电路的领域，且特别是涉及具有高于供电电压的保持电压的ESD电路。
[0004]背景
[0005]如在微电子工业中众所周知的，集成电路设备可能容易受到由于过大电压的施加例如ESD事件而引起的损坏。特别是，在ESD事件期丨司，在电路内转移的电荷可提尚大到足以击穿在设备上的绝缘膜(例如栅极氧化层)或耗散足够的能量以引起在设备中的电热故障的电压。这样的故障可包括接触毛刺、硅熔化或金属互连熔化。因此，保护电路常常连接到集成电路的输入/输出(I/o)结合焊盘以从有源电路安全地耗散掉与ESD事件相关的能量。保护电路也可连接到电源焊盘或连接在电源总线之间以防止对有源电路的损坏。在发展有效的ESD保护电路中，电路设计者然而可关于所使用的特定结构是有限的，因为保护电路将常常与预期要保护的集成电路的其余部分相关。例如，使用高电压(例如VDD>12V)的应用来操作的集成电路可包括配置成适应高电压电平的保护电路。
[0006]对ESD保护电路或ESD箝位电路的解决方案之一是具有耦合到I/O结合焊盘或待保护的任何节点的保护指定的高电压漏极扩展金属氧化物半导体(DEMOS)晶体管。DEMOS通常还由可控硅整流器(SCR)组成，可控硅整流器由ESD震击(ESD zap)触发/接通以提供用于高电压放电的低电阻路径，因而保护节点。
[0007]图1示出合并这样的电路的例子的SCR电路52的ESD箝位电路50的横截面视图。参考图1，SCR电路52的特征P-N-P-N结构由P+区、N-阱/深N-阱、P衬底和N+源极形成。在一个实施方式中，P+区耦合到被保护节点，且N+源极耦合到电压低节点或地节点。在ESD事件期间，SCR电路52被触发以耗尽与ESD震击相关的电流，以便保护节点。规定ESD箝位电路50是合并SCR的ESD保护电路的很多实施方式之一是必要的。
[0008]图2示出合并SCR例如ESD箝位电路50的ESD设备的电流与电压的关系曲线。当ESD设备用于ESD保护时，N+漏极和P+接触区连接到Vdd电源焊盘或待保护的节点。当栅极、N+源极和P+集电极区都连接在一起并连接到Vss地焊盘时，因而作为晶体管断开DEMOS。参考图2，曲线A代表对合并SCR例如ESD箝位电路50的ESD设备的第一 ESD事件的响应。在实施方式中，曲线A还可代表对随后的ESD事件的响应。在常规操作期间，经过ESD设备50的电流非常小，因为设备是断开的(栅极连接到地焊盘)。然而，在ESD震击期间，当供电电压达到/ISSesd设备50的触发电压时，SCR 52被接通并开始传导并提供放电路径以耗尽与ESD震击相关的漏极电流，以便保护节点和它所连接的电路。在SCR 52的接通之后，设备将经历到保持电压的急速返回，保持电压比触发电压低得多。在这个阶段中，ESD设备50将提供到供电电压的极低阻抗放电路径(锁上)。在常规操作条件中保持电压低于供电电压的情况下，SCR 52和ESD设备50可保持“接通”并继续提供低阻抗放电路径以甚至在ESD事件之后也汲取电流。在一个实施方式中，这个ESD伪触发现象将导致对ESD设备50的损坏。仍然参考图2，曲线B代表与在曲线A中所述的ESD事件相关的ESD设备50的泄漏电流。在每个ESD事件之后，具体地在曲线B的36V处的泄漏电流被测量并监控以确定ESD设备50是否被损坏。
[0009]主要挑战是设计具有高保持电压的ESD设备，使得在ESD事件之后ESD设备将返回到“断开”状态以维持对节点的保护。
[0010]附图的简要说明
[0011 ]本公开作为例子而不是作为限制在附图的图中示出。
[0012]图1示出根据实施方式的合并SCR结构的配置成提供保护以免受静电放电影响的半导体结构的横截面视图。
[0013]图2示出根据图1的实施方式的配置成提供保护以免受静电放电影响的半导体结构的电流与电压的关系曲线。
[0014]图3和4A示出根据本发明的实施方式的配置成提供保护以免受ESD影响的半导体结构的横截面视图。图4B示出其等距视图。
[0015]图4C示出根据本发明的实施方式的包括两个DEMOS的半导体结构的横截面视图。
[0016]图5A示出根据本发明的实施方式的配置成提供保护以免受ESD影响的半导体结构的电流与电压的关系曲线。
[0017]图5B示出根据本发明的实施方式的在配置成提供保护以免受ESD影响的半导体结构的多次ESD震击之后的电流与电压的关系曲线。
[0018]图6示出栅致漏极泄漏(GIDL)现象。
[0019]图7A示出根据本发明的实施方式的配置成提供保护以免受ESD影响的半导体结构的横截面视图。图7B示出其等距视图。
[0020]图8A示出根据本发明的实施方式的配置成提供保护以免受ESD影响的半导体结构的横截面视图。图SB示出其等距视图。
[0021]图9A示出根据本发明的实施方式的配置成提供保护以免受ESD影响的半导体结构的横截面视图。图9B示出其等距视图。
[0022]图1OA示出根据本发明的实施方式的配置成提供保护以免受ESD影响的半导体结构的横截面视图。图1OB示出其等距视图。
[0023]图1lA示出根据本发明的实施方式的配置成提供保护以免受ESD影响的半导体结构的横截面视图。图1lB示出其等距视图。
[0024]图12A示出根据本发明的实施方式的配置成提供保护以免受ESD影响的半导体结构的横截面视图。图12B示出其等距视图。
[0025]图13A示出根据本发明的实施方式的配置成提供保护以免受ESD影响的半导体结构的横截面视图。图13B示出其等距视图。
[0026]图14A示出根据本发明的实施方式的配置成提供保护以免受ESD影响的半导体结构的横截面视图。图14B示出其等距视图。
[0027]详细描述
[0028]下面的描述阐述很多特定的细节，例如特定系统、部件、方法等的例子，以便提供对本发明的几个实施方式的良好理解。然而对本领域中的技术人员将明显，至少一些实施方式可在没有这些特定细节的情况下被实施。在其它实例中，公知的部件或方法没有被详细地描述或以简单的方框图格式呈现，以便避免不必要地使本文所述的技术模糊。因此，在下文中阐述的特定细节仅仅是示例性的。特定的实现可从这些示例性细节改变且仍然被设想为在本发明的精神和范围内。
[0029]在描述中对“实施方式”、“一个实施方式”、“示例实施方式”、“一些实施方式”和“各种实施方式”的提及意指关于实施方式描述的特定特征、结构或特性被包括本发明的至少一个实施方式中。此外，短语“实施方式”、“一个实施方式”、“示例实施方式”、“一些实施方式”和“各种实施方式”在该描述中的不同地方的出现并不一定指同一实施方式。
[0030]该描述包括对形成详细描述的一部分的附图的提及。附图示出根据示例性实施方式的图示。也可在本文被称为“例子”的这些实施方式被足够详细地描述以使本领域中的技术人员能够实施本文所述的所主张的主题的实施方式。可组合实施方式，可利用其它实施方式，或可做出结构、逻辑和电气变化而不偏离所主张的主题的范围和精神。应理解，本文所述的实施方式并不意欲限制主题的范围，但更确切地使本领域中的技术人员能够实施、制造和/或使用主题。
[0031]在本文描述具有静电放电(ESD)保护的电路。在下面的描述中，阐述了很多特定的细节，例如结构布置，以便提供对本发明的实施方式的彻底理解。对本领域中的技术人员将明显，本发明的实施方式可在没有这些特定细节的情况下被实施。在其它实例中，公知的制造操作例如沉积和图案化操作没有被详细实施，以便不使本发明的实施方式不必要地模糊。此外，应理解，在附图中所示的各种实施方式是例证性表示且不一定按比例绘制。
[0032]根据本发明的实施方式，横向扩散金属氧化物半导体(LDMOS)晶体管是具有漏极接触区的MOS晶体管，漏极接触区在比源极接触区相对于沟道更大的距离处远离晶体管的沟道横向移动。这样的配置可以用各种方式实现，其中一些例子在图3-4B和7A-14B中示出并在下面参考图3-4B和7A-14B来描述。LDMOS晶体管可以可选地被称为漏极扩展MOS(DEMOS)晶体管，且因此术语DEMOS和LDMOS可互换地使用。而且，术语“ESD设备”、“ESD箝位电路”和“ESD保护电路”等可互换地使用来描述设计成向功率节点、I/O焊盘或被保护免受ESD事件的节点提供保护的设备。
[0033]在设计ESD设备中，要考虑的两个重要参数是触发电压，ESD设备在该触发电压下触发或接通；以及保持电压，其定义一电压，低于该电压，ESD设备在ESD事件之后不再传导并因而避免闭锁。在一个实施方式中，ESD设备的触发电压和保持电压根据它保护的电路而被配置。通常，触发电压可以小于被保护电路的击穿电压，且保持电压可以高于所述电路的操作电压以避免伪触发的ESD和闭锁。
[0034]在提供对集成电路的ESD保护中的一种方法可以是使用用于将电荷从被保护节点转移走的可控硅整流器(SCR)型结构。然而，在一个实施方式中，具有SCR的ESD箝位电路可展示低急速返回保持电压，如图2所示。因此，具有SCR的ESD箝位电路可以不向具有高操作电压的电路提供足够的保护。例如，通用串行总线(USB)功率输送电路可具有高达35V的操作电压。而且，这样的配置可依赖于设备的漏极击穿，以便触发/接通SCR。在一些实施方式中，以这样的方式触发SCR可能不快到足以防止被保护的电路晶体管被损坏，且因此可能对很多应用不是有效的。在其它实施方式中，SCR合并在耦合到集成电路的I/O结合焊盘的保护电路内。在一些实施方式中，保护指定的DEMOS晶体管可进一步被包括在保护电路中以触发SCR。然而通常，由于急速返回，这样的配置可对SCR的触发和保持电压具有有限可控制性。作为结果，由这样的设计提供ESD保护的水平可能是有限的。
[0035]图3示出根据本发明的实施方式的ESD箝位电路及其保护。参考图3，在一个实施方式中，ESD箝位电路100的设备是类似于N沟道DEMOS晶体管的基于晶体管的设备，其包括源极接触区106、栅极108、扩展漏极接触区114和P+集电极区102。如在下面更详细所述的，在实施方式中，这样的部件共同配置和布置成将与ESD事件相关的电荷经由源极区106从耦合至Ij节点126的总线转移到耦合到低电源Vss或地节点136的总线。在一个实施方式中，栅极108可选地经由电阻器138耦合到低电源Vss或地节点136。在常规操作期间，低栅极电压使ESD箝位电路作为晶体管而断开，并因而向节点126提供高阻抗路径。耦合到节点126的总线进一步耦合到ESD箝位电路100保护的有源电路(未示出)。相应地，在一个实施方式中，将电荷从耦合到节点136的总线转移可防止额外的电荷在ESD事件期间到达有源电路。在一个实施方式中，ESD箝位电路100能够在保护具有高操作电压(高达大约35V和之上)的高电压有源电路，例如USB功率输送电路，并在ESD事件期间消耗大于1A电流。
[0036]如图3和4A所示，ESD箝位电路100包括栅极108和布置在P衬底118之上的栅极氧化层142。栅极108、栅极氧化层142和P衬底118的材料和尺寸特征可包括在MOS晶体管和FET的半导体制造工业中已知的那些中的任一个。在一个实施方式中，P衬底118是轻掺杂衬底或外延层(例如掺杂有相对轻的净浓度的电活性P型杂质)，并因此具有相对低程度的导电性。例如在特定的实施方式中，P衬底118的掺杂水平通常小于或等于每cm3约2.0xlO15原子。
[0037]如也在图4A中所示的，在实施方式中，ESD箝位电路100还包括在栅极108的相对侧上的P衬底118内布置的漏极接触区114和源极接触区106。如在本文使用的，术语“漏极接触区”和“源极接触区”通常可以指在半导体衬底内的扩散区，在所述扩散区处产生接触以允许电流流到晶体管并从晶体管流动。由于特别提到产生与区的接触，术语“漏极接触区”通常并不包括插在漏极和栅极边缘区之间的较轻掺杂区。更确切地，在实施方式中，将较轻掺杂漏极扩展区只添加在漏极侧中，且在高掺杂η+区上产生漏极接触以形成欧姆接触。注意，本文所述的DEMOS晶体管(例如被包括在配置成提供有源LDMOS输出驱动器晶体管保护以免受ESD事件的设备中的那些的晶体管)的任何配置可包括侧壁间隔区或从栅极侧壁延伸的轻掺杂漏极区，且因此本文所述的ESD箝位电路不一定限于图3-4B、7A-14B的图示。例如，ESD箝位电路100在一些实施方式中可包括侧壁间隔区或相对于漏极接触区114从栅极108的侧壁延伸的轻掺杂区。
[0038]在实施方式中，漏极接触区114和源极接触区106每个包括与衬底118相反的电活性η型杂质掺杂剂的净浓度。在一个实施方式中，漏极接触区114和源极接触区106都重掺杂有通常在每cm3 1.(^102()到5.0x121的大致范围内的掺杂水平。如图4Α所示，漏极接触区114可在比源极接触区114更远的距离处远离沟道区144横向移动，使得DEMOS晶体管形成。在实施方式中，沟道区144通常指在栅极108和栅极氧化层142之下的区，这个区在阈值电压施加到栅极108之前具有与源极和漏极接触区106和114相反的传导类型而在阈值电压施加到栅极108时具有与源极和漏极接触区106和114相同的传导类型，这允许电流穿过晶体管传导。在一个实施方式中，漏极接触区114通过场氧化物隔离结构128与栅极108间隔开以比源极接触区106更远离沟道区144移动漏极接触区114，如在图3和4A中描绘的。在一个实施方式中，场氧化物隔离结构128制造成在栅极108的侧壁之外和栅极氧化层142的一部分之下延伸。在其它实施方式中，从ESD保护电路100省略场氧化物隔离结构142，并使用用于从沟道区144移动漏极接触区114的可选技术。可被使用的其它移位技术包括沿着栅极108的侧壁间隔区或隔离结构的使用。在又一些其它实施方式中，临时掩蔽层放置成相邻于栅极108，且掺杂剂被注入半导体形貌内，使得漏极接触区114相对于栅极108在指定位置上形成。
[0039]在一个实施方式中，漏极接触区114至少部分地布置在例如由在图4A中的N阱区122描绘的中等掺杂N型阱区内。中等掺杂N型阱区122可具有通常在每cm3 3.0xlO17到4.0xlO17原子的大致范围内的掺杂水平。在一个实施方式中，N阱区122至少部分地在例如由深N阱区120描绘的轻掺杂深N型阱区内形成。轻掺杂深N型阱区120可具有通常在每cm32.0xlO16到3.0xlO16原子的大致范围内的掺杂水平，并布置在轻掺杂P衬底118内。在一个实施方式中，由阱区122和120提供的增加的漏极到衬底结区域连同在漏极到衬底结处的减小的掺杂剂浓度极大地增加了结击穿电压以允许ESD箝位电路100的更高电压操作。在一个实施方式中，深N阱区120可被制造成在栅极108的侧壁之外和栅极氧化层142的一部分之下延伸。如图4A所示，场氧化物隔离结构128部分地布置在N阱区122中和部分地在深N阱区120中。在一个特定的实施方式中，为了使ESD箝位电路100有高达大约35V和之上的操作电压且由于安全操作区域和热载流子注入(HCI)可靠性限制，场氧化物隔离结构128的近似长度在3μπι的大致范围内。在其它实施方式中，场氧化物隔离结构的长度可被调节以达到ESD箝位电路100的不同操作范围。在实施方式中，场氧化物隔离结构128与N阱区122重叠的距离(其否则是在漏极接触区114的侧壁和相邻于栅极108的N阱区122的边缘之间的距离)在图3和4Α中被表示为N阱重叠长度(NWMOL) 130。如将在下面更详细描述的，在实施方式中，NWM0L130可被设置以至少部分地影响ESD箝位电路100的保持电压和触发电压。在一个实施方式中，在NWMOL长度130和ESD箝位电路100的触发和保持电压之间的关系使触发和保持电压变成布局可改变的。
[0040]如将在稍后更详细解释的，与在ESD事件期间在ESD箝位电路100内产生的栅致漏极泄漏(GIDL)事件相关的电荷可聚集在P+集电极区102处，P+集电极区102又耦合到低电源Vss或地节点136以耗尽GIDL电荷。如同ESD箝位电路100的其它接触区一样，P+集电极区102在一些实施方式中可包括其上的覆盖层以减小到Vss 136的连接的电阻。在实施方式中，P+集电极区102是可具有通常在每cm3 1.0xlO2t3到1.0xlO21原子的大致范围内的掺杂水平的P型重掺杂。如图4Α所示，P+集电极区102显示与源极接触区106间隔开，由场氧化物134隔离，或可在另一实施方式中彼此邻接(Ρ+集电极区102和源极接触区106)。在一个实施方式中，P+集电极区102、源极场氧化物134和源极接触区106都至少部分地布置在例如由P阱区124描绘的中等掺杂P型阱区内。中等掺杂P型阱区124可具有通常在每cm3 1.0xlO17到2.0xlO17原子的大致范围内的掺杂水平，并布置在P衬底118内。在一个实施方式中，P阱区124和源极接触区106可被制造成在栅极108的侧壁之外和栅极氧化层142的一部分之下延伸。
[0041]图4Β示出根据本发明的实施方式的ESD箝位电路100的代表性等距视图。在一个实施方式中，在ESD箝位电路100的ESD事件期间的漏极电流限制与设备100的宽度140成比例。在一个实施方式中，Iesd(ESD电流)是ESD箝位电路100的宽度140的每μπι大约2.5mA。
[0042]图4C是根据本发明的实施方式的ESD保护设备200的可选实施方式的横截面视图。如在图4C中所示的，ESD保护设备200包括两个ESD箝位电路100，如在图3和4A中描绘的，并排地布置且并联地连接在公共漏极接触区114’和地节点136’之间。在一个实施方式中，公共漏极接触区114 ’耦合到节点126。
[0043]注意到一些应用需要硅芯片来承受通常作为空气放电施加的15kVESD很重要。此夕卜，芯片可能需要承受作为接触放电施加到芯片的封装管脚的8kV ESD。在国际电工技术委员会(IEC)规范号61000-4-2中充分描述来这样的系统级ESD震击。在这些情况下，ESD箝位电路必须相应地依尺寸被制造，使得它们可传导高水平的ESD电流。在一个实施方式中，ESD箝位电路100和本文所述的其它实施方式可配置成满足那些高安培要求。
[0044]图5A示出根据本发明的实施方式的配置成提供保护以免受ESD影响的半导体结构的电流与电压的关系曲线。如也在图3中所示的，源极接触区106、栅极108和P+集电极区102耦合到低电源Vss或地节点136。相反，在实施方式中，漏极接触区114耦合到节点126，其又耦合到总线，总线进一步耦合到高电压信号焊盘或高电压电源或待保护的任何电路。如上面解释的，因为栅极108耦合到低电源Vss 136，ESD箝位电路100永久地在第一高阻抗“断开”状态中并汲取来自节点126的最小电流。在第一状态中，超过高电压电源Vdd但低于ESD箝位电路100的阈值触发水平的、施加到集成电路的节点126的任何电压将不使大泄漏电流穿过ESD箝位电路100被抽取。替代地，电流将朝着被保护电路流动，如在正常操作期间预期的。然而，在实施方式中，ESD事件不被考虑为“正常”操作的部分。当在耦合到漏极接触区114的节点126处存在由于ESD事件而引起的电压中的尖峰时，ESD箝位电路将被触发或接通。图5A中的曲线A、B和C表示ESD箝位电路100可如何对在节点126处的超过触发电压的供电电压的尖峰做出响应。如图5A所示，考虑到曲线A，当供电电压达到触发电压TI时，ESD箝位电路100被接通，提供与ESD事件相关的电流的极低阻抗引流路径。然而，与在图2中描绘的内容不同，当ESD箝位电路100在其操作范围内操作时，ESD箝位电路100实际上不展示急速返回。作为结果，ESD箝位电路100的保持电压高得多并近似于触发电压。如在图3和4A中所示的，ESD箝位电路100特别设计成不包括任何SCR设备或PNPN结构。作为结果，ESD箝位电路100不展示SCR设备的行为，特别是当触发电压被达到时的急速返回。在一个实施方式中，可通过改变NWMOL 130来调节ESD箝位电路100的触发电压。曲线A、B和C代表在ESD事件期间具有不同的NWMOL 130的三个ESD箝位电路100的行为。如在图5A中描绘的，当NTOTOL 130增加时，ESD箝位电路100的触发和保持电压降低。在一个实施方式中，用户可配置ESD箝位电路100的NffMOL 130以确定触发电压，使得触发电压和保持电压都高于被保护电路的操作电压。因此，在ESD事件之后，作为在节点126处的供电电压的操作电压不伪触发ESD箝位电路100。在一个实施方式中，ESD箝位电路100的触发电压被选择成低于被保护电路的击穿电压。因此在ESD事件期间，ESD箝位电路100在击穿电压被达到之前被接通，以使被保护节点/有源电路免遭破坏。
[0045]图5B示出根据本发明的实施方式的配置成提供保护以免受ESD影响的半导体结构的电流与电压的关系曲线。如在图5B中所示的，在100次1A ESD震击之后，ESD箝位电路100展示在多次ESD震击之后的良好一致性，其显示ESD箝位电路100的高鲁棒性。如也在图5A中示出的，曲线D和曲线E描绘分别具有NWMOL 2.75μπι和2.5μπι的ESD箝位电路的行为。再次，当NWMOL 130减小时，ESD箝位电路100的触发电压和保持电压增加。
[0046]参考图5Α中的曲线Α，一旦ESD箝位电路100在Tl处在大约20V下被触发，此时它从高阻抗设备改变到极低阻抗引流路径用于与ESD事件相关的电荷的移位耗散。在一个实施方式中，在ESD事件期间，当GIDL电流接通由漏极接触区114 (集电极)、P衬底118/P阱区124(基极)和源极接触区106 (发射极)形成的NPN双极结晶体管(BJT)结构180时，电荷从高电压Vddt点126穿过ESD箝位电路100转到低电压Vss或地节点136，如在图3中最佳地示出的。而且，由于由漏极扩展电阻而引起的电压降，在ESD事件期间，在Vdd处的供电电压较不可能超过ESD箝位电路100的栅极氧化层击穿电压。ESD箝位电路100展示在重复的ESD震击之后的良好鲁棒性，如在图5B中最佳地示出的。在一个实施方式中，如上面解释的，ESD箝位电路100也不依赖于SCR结构来在ESD事件期间耗尽电荷。
[0047]在一个实施方式中，可通过在栅极边缘区150处的栅致漏极泄漏(GIDL)效应来解释ESD箝位电路100触发的开始(例如在图5A中的曲线A的TI)和随后的高电流放电路径。在一个实施方式中，栅极边缘区150在栅极氧化层142之下，其中沟道144与深N阱区120重叠，如在图4A中描绘的。图6是示出GIDL机制的实施方式的代表性视图。GIDL是断开状态泄漏电流机制。当漏极接触区114连接到正偏压(节点126)且栅极108在零偏压或负偏压(Vss或地节点)的附近时，在栅极108之下的栅极边缘区150耗尽并甚至在垂直电场的影响下反转。作为结果，当在漏极接触区114处的供电电压足够高(触发电压)时，电子作为GIDL电流朝着漏极接触区114移动。由隧道贯穿过程留下的价带空穴然后在横向电场(E y)的影响下自由地输送到设备100的主体区内，如在图4A和6中所示的，因而完成GIDL电流的路径152。回来参考图4A，当GIDL在ESD事件期间出现时，GIDL电流路径在电子朝着漏极接触区114移动且空穴朝着P+集电极区102移动时被完成。参考图3和4A，在ESD事件期间，足够的GIDL空穴电流流到P+集电极区102，变成由漏极接触区114、P衬底118/P阱区124和源极接触区形成的NPN双极结晶体管结构180的基极电流。在一个实施方式中，在可能在远远超过ESD箝位电路100的操作范围的供电电压下发生的漏极结击穿出现(即双极急速返回)之前，在ESD事件期间由GIDL电流接通的NPN双极结晶体管结构180将允许ESD箝位电路100传导大电流。如图4A所示，存在从漏极接触区114到栅极边缘区150的电压降，其中大部分GIDL事件出现。在一个实施方式中，因为N阱区122比深N阱区120更重地掺杂，当NWMOL长度130减小时，电压降将增加。作为结果，在栅极边缘区150处的电压将减小。在一个实施方式中，这可提供对在NWMOL长度130减小时需要ESD箝位电路100的较高触发电压以抵消额外的电压降的解释。
[0048]图7A到13B示出根据本发明的实施方式的配置成提供保护以免受ESD影响的半导体结构的其它可选实施方式。
[0049]如在图7A和7B中所示的，ESD设备300是类似于如在图3、4A和4B中描绘的ESD箝位电路100的基于N沟道DEMOS晶体管的设备。唯一差异是深N阱120’延伸以隔离P阱124与P衬底118。作为结果，源极接触区106与P衬底118隔离。在这个特定的实施方式中，N阱122用于改变在设备300中在栅极到深N阱重叠处的电场。
[0050]如在图8A和8B中所示的，ESD设备400是类似于如在图3、4A和4B中描绘的ESD箝位电路100的基于N沟道DEMOS晶体管的设备。唯一差异是场氧化物隔离结构128被省略。作为结果，在漏极延伸区域中的更多硅体积可用于电流传导，且更好的热耗散在ESD事件期间被允许。在一个实施方式中，ESD设备400可用于较低电压应用。在这个特定的实施方式中，N阱122用于改变在设备400中在栅极到深N阱重叠处的电场。
[0051 ] 如在图9A和9B中所示的，ESD设备500是类似于如在图3、4A和4B中描绘的ESD箝位电路100的基于N沟道DEMOS晶体管的设备。唯一差异是深N阱120’朝着P阱124延伸且场氧化物隔离结构128被省略。作为结果，源极接触区106与P衬底118隔离，且在漏极延伸区域中的更多硅体积可用于电流传导，以及更好的热耗散在ESD事件期间被允许。在这个特定的实施方式中，N阱122用于改变在设备500中在栅极到深N阱重叠处的电场。
[0052]如在图1OA和1B中所示的，ESD设备600是类似于如在图3、4A和4B中描绘的ESD箝位电路100的基于反向模式ESD 二极管的设备。唯一差异是P型重掺杂P阱拾取区302代替源极接触区106。在一个实施方式中，P阱拾取区302可具有接近N漏极区304的掺杂水平并进一步耦合到Vss 136以在GIDL事件和ESD事件期间耗散电荷。在这个实施方式中4阱拾取区302不与P衬底118隔离，且N阱122用于改变在设备600中在栅极到深N阱重叠处的电场。在一个实施方式中，在ESD事件期间产生的GIDL电流可帮助接通反向模式ESD二极管600而没有击穿。
[0053]如在图1lA和IlB中所示的，ESD设备700是类似于如在图3、4A和4B中描绘的ESD箝位电路100的基于反向模式ESD 二极管的设备。唯一差异是P型重掺杂P阱拾取区302代替源极接触区106，且深N阱120’延伸以隔离P阱124与P衬底118。在一个实施方式中，P阱拾取区302进一步耦合到Vss 136以在GIDL事件和ESD事件期间耗散电荷。在一个实施方式中，P阱拾取区302与P衬底118隔离，且N阱122用于改变在设备700中在栅极到深N阱重叠处的电场。
[0054]如在图12A和12B中所示的，ESD设备800是类似于如在图3、4A和4B中描绘的ESD箝位电路100的基于反向模式ESD 二极管的设备。唯一差异是P型重掺杂P阱拾取区302代替源极接触区106且场氧化物隔离结构128被省略。在一个实施方式中，P阱拾取区302进一步耦合到Vss 136以在GIDL事件和ESD事件期间耗散电荷。在一个实施方式中^阱拾取区302不与P衬底118隔离。在这个特定的实施方式中，N阱122用于改变在设备800中在栅极到深N阱重叠处的电场。
[0055]如在图13A和13B中所示的，ESD设备900是类似于如在图3、4A和4B中描绘的ESD箝位电路100的基于反向模式ESD 二极管的设备。唯一差异是P型重掺杂P阱拾取区302代替源极接触区106，深N阱120 ’延伸以隔离P阱124与P衬底118，且场氧化物隔离结构128被省略。在一个实施方式中4阱拾取区302进一步耦合到Vss 136以在GIDL事件和ESD事件期间耗散电荷，且场氧化物隔离结构128被省略。在一个实施方式中，P阱拾取区302与P衬底118隔离。在这个特定的实施方式中，N阱122用于改变在设备900中在栅极到深N阱重叠处的电场。
[0056]图14A和14B示出ESD箝位电路100的公共特征和如在图3-4B和7A-13B中描绘的可选实施方式。如图14A所示，重掺杂漏极接触区114在中等掺杂N阱区122内形成，中等掺杂N阱区122又在轻掺杂深N阱区120内形成。在一个实施方式中，中等掺杂N阱区122用于改变在设备100中栅极108与轻掺杂深N阱区120重叠处的场。此外，如上面所解释的，NTOTOL 130的长度被调节，以便操纵从漏极接触区114到栅极边缘区150的电压降，其又控制ESD箝位电路100的触发和保持电压，如在图3、4A和4B以及在图4C、7-14A和B中的所有可选实施方式200-900中描绘的。
[0057]在可选的实施方式中，可通过在设备的各种部分中使用相反类型的掺杂剂(P代替N，反之亦然)来修改ESD箝位电路和在图3-4B及7A-14B中描绘的设备100-900。在其它可选的实施方式中，可为低电压应用修改ESD箝位电路。
[0058]在前述说明书中，本发明参考其特定的示例性实施方式被描述。然而将明显，可对其进行各种修改和变化而不偏离如在所附权利要求中阐述的本发明的较宽的精神和范围。说明书和附图相应地在例证性意义而不是限制性意义上被看待。
【主权项】
1.一种设备，包括: 至少一个η沟道金属氧化物半导体(MOS)晶体管，其在轻掺杂P衬底上形成，包括: 栅极， 重掺杂η漏极区，其与所述栅极隔离并至少部分地在中等掺杂η阱区内形成，其中所述中等掺杂η阱区至少部分地在轻掺杂深η阱区内形成，其中所述η漏极区、所述η阱区和所述深η阱区的掺杂水平是降序的，以及重惨杂η源极区；以及 重掺杂P集电极区，其与所述重掺杂η源极区间隔开，其中所述重掺杂η源极区和所述重掺杂P集电极区至少部分地在中等掺杂P阱区内形成。2.如权利要求1所述的设备，其中第一长度被定义为在所述重掺杂η漏极区和所述中等掺杂η阱区的邻近所述栅极的侧边缘之间的水平距离，使得所述第一长度布置在所述栅极和所述重惨杂η漏极之间。3.如权利要求1所述的设备，其中所述至少一个η沟道MOS晶体管配置成提供静电放电(ESD)保护并且不包括可控硅整流器(SCR)，其中，作为结果，所述设备的保持电压在触发电压的大致范围内。4.如权利要求2所述的设备，其中所述第一长度配置成确定所述设备的触发电压和保持电压，其中当所述第一长度减小时，所述设备的所述触发电压和保持电压增加，反之亦然。5.如权利要求1所述的设备，其中两个η沟道MOS晶体管并排布置并在共用的重掺杂η漏极区处耦合到彼此。6.如权利要求1所述的设备，还包括: 当到所述设备的供电电压达到至少触发电压时的栅致漏极泄漏(GIDL)电流路径，其中所述GIDL电流路径还包括第一终端和第二终端， 其中所产生的负电荷从在所述栅极之下的第一区经由所述中等掺杂η阱区移动到所述第一终端，以及所产生的正电荷从所述第一区移动到所述第二终端，以及其中所述第二终端还被耦合到地节点，以及 其中所述第一终端是所述重掺杂η漏极区，以及所述第二终端是所述重掺杂P集电极区。7.如权利要求6所述的设备，其中所述GIDL电流作为基极电流接通双极结晶体管(BJT)结构，其中所述BJT结构由所述重掺杂η源极区、所述轻掺杂P衬底和所述重掺杂η漏极区形成且提供低阻抗电路以耗散ESD电荷。8.如权利要求1所述的设备，其中第一场氧化物布置在所述栅极和所述重掺杂η漏极区之间，其中所述第一场氧化物具有在3μπι的大致范围内的长度，以及其中所述第一长度代表所述第一场氧化物和所述中等掺杂η阱区的重叠距离。9.如权利要求1所述的设备，其中第二场氧化物布置在所述重掺杂P集电极区和所述重掺杂η源极区之间。10.如权利要求1所述的设备，其中所述轻掺杂深η阱区朝着所述重掺杂P集电极区延伸，直到所述重掺杂η源极区与所述轻掺杂P衬底隔离为止。11.一种设备，包括: 反向模式ESD 二极管，其在轻掺杂P衬底上形成，包括: 栅极， 重掺杂η阴极和重掺杂P阳极，其布置在所述栅极的相对侧上，其中所述重掺杂η阴极与所述栅极隔离并至少部分地在中等掺杂η阱区内形成，其中所述中等掺杂η阱区至少部分地在轻掺杂深η阱区内形成，其中所述η阴极、所述η阱区和所述深η阱区的掺杂水平是降序的，以及 所述重掺杂P阳极至少部分地在中等掺杂P阱区内形成。12.如权利要求11所述的设备，其中第一长度被定义为在所述重掺杂η阴极和所述中等掺杂η阱区的邻近所述栅极的侧边缘之间的水平距离，使得所述第一长度布置在所述栅极和所述重掺杂η阴极之间，以及其中所述第一长度配置成确定所述设备的触发电压。13.如权利要求12所述的设备，其中所述反向模式ESD二极管配置成提供ESD保护并且不包括SCR结构，以及其中，作为结果，所述设备的保持电压在所述触发电压的大致范围内。14.如权利要求13所述的设备，其中当所述第一长度减小时，所述设备的所述触发电压和保持电压增加，反之亦然。15.如权利要求11所述的设备，还包括: GIDL电流路径，其还包括第一终端和第二终端， 其中当到所述第一终端的供电电压达到至少所述设备的触发电压时，GIDL事件发生，其中在所述GIDL事件期间产生的负电荷从在所述栅极之下的第一区经由所述中等掺杂η阱区移动到所述第一终端，以及所产生的正电荷从所述第一区移动到所述第二终端，所述第二终端还被耦合到地节点，以及 其中所述第一终端是所述重掺杂η阴极，以及所述第二终端是所述重掺杂P阳极。16.如权利要求11所述的设备，其中第一场氧化物布置在所述栅极和所述重掺杂η阴极之间，以及其中所述第一长度代表所述第一场氧化物和所述中等掺杂η阱区的重叠距离。17.如权利要求11所述的设备，其中所述轻掺杂深η阱区朝着所述重掺杂P阳极延伸，直到所述重掺杂P阳极与所述轻掺杂P衬底隔离为止。18.一种方法，包括: 提供ESD箝位电路，包括: η沟道DEMOS晶体管，其中重掺杂η漏极区与栅极隔离并至少部分地在中等掺杂η阱区内形成，其中所述中等掺杂η阱区至少部分地在轻掺杂深η阱区内形成，其中所述η漏极区、所述η阱区和所述深η阱区的掺杂水平是降序的，以及其中第一长度被定义为在所述重掺杂η漏极区和所述中等掺杂η阱区的邻近所述栅极的侧边缘之间的水平距离，以及 重掺杂P集电极区，其与所述重掺杂η源极区间隔开，其中所述重掺杂η源极区和所述重掺杂P集电极区至少部分地在中等掺杂P阱区内形成； 将所述重掺杂η漏极区耦合到第一节点，其中所述第一节点还被耦合到包括操作电压和击穿电压的有源电路； 将所述重掺杂η源极区和P集电极区和所述栅极耦合到地节点； 通过选择所述第一长度来配置所述ESD箝位电路，其中所述第一长度确定所述ESD箝位电路的触发电压和保持电压；以及 选择高于所述操作电压的所述ESD箝位电路的所述保持电压和低于所述击穿电压的所述触发电压。19.如权利要求18所述的方法，其中所述ESD箝位电路的所述触发电压和所述保持电压在相同的大致范围内。20.如权利要求18所述的方法，其中当所述第一长度增加时，所述ESD箝位电路的所述触发电压和保持电压降低，反之亦然。
【文档编号】H01L23/60GK105917467SQ201580004688
【公开日】2016年8月31日
【申请日】2015年1月15日
【发明人】李星权, 罗杰·贝特曼, 赛·普拉杉瑟·德哈那吉, 胡唐, 莱奥·F·卢克特, 伊曼·热赞恩扎德·加塔比, 安德鲁·沃克
【申请人】赛普拉斯半导体公司