半导体器件中的导电迹线及其形成方法
【专利摘要】器件封装件包括半导体器件管芯、位于钝化层上方并且电连接至器件管芯的第一导线以及位于钝化层上方并且电连接至器件管芯的第二导线，半导体器件管芯包括顶面处的钝化层。第一导线厚于第二导线，并且第一导线和第二导线形成在相同的器件封装件层中。本发明的实施例还涉及半导体器件中的导电迹线及其形成方法。
【专利说明】
半导体器件中的导电迹线及其形成方法
技术领域
[0001]本发明的实施例涉及集成电路器件，更具体地，涉及半导体器件中的导电迹线及其形成方法。
【背景技术】
[0002]在诸如晶圆级封装(WLP)的传统的封装技术的方面，再分布层(RDL)可以形成在管芯上方并且电连接至管芯中的有源器件。然后可以在凸块下金属(UBM)上形成诸如焊球的外部输入/输出(I/O)焊盘以通过RDL电连接至管芯。该封装技术的有利特征是形成扇出封装件的可能性。因此，可以将管芯上的I/O焊盘再分布至比管芯更大的区域，并且因此可以增加管芯的表面上封装的I/O焊盘的数量。
[0003]在这种封装技术中，RDL通常包括形成在管芯上方的一个或多个聚合物层以及模塑料。导电部件(例如，导线和/或通孔)形成在聚合物层中并且将管芯上的I/o焊盘电连接至RDL上方的外部连接件。
【发明内容】
[0004]本发明的实施例提供了一种器件封装件，包括:半导体器件管芯，包括位于顶面处的钝化层;第一导线，位于所述钝化层上方并且电连接至器件管芯；以及第二导线，位于所述钝化层上方并且电连接至所述器件管芯，其中，所述第一导线厚于所述第二导线，并且其中，所述第一导线和所述第二导线形成在相同的器件封装件层中。
[0005]本发明的另一实施例提供了一种器件封装件，包括:半导体器件管芯;聚合物层，位于器件管芯上方;第一导线，位于所述器件管芯上方并且电连接至所述器件管芯，其中，所述第一导线的横向表面与所述聚合物层的顶面基本上齐平;第二导线，位于所述器件管芯上方并且电连接至所述器件管芯，其中，所述第二导线的横向表面与所述第一导线的横向表面和所述聚合物层的顶面基本上齐平，并且其中，所述第一导线和所述第二导线具有不同的厚度；以及外部连接件，位于所述第一导线和所述第二导线上方。
[0006]本发明的又一实施例提供了一种用于形成器件封装件的方法，包括:在钝化层上方形成聚合物层，其中，所述钝化层位于器件管芯的顶面处;在所述钝化层上方形成第一导线，其中，所述第一导线电连接至所述器件管芯;在与所述第一导线相同的器件封装件层中形成第二导线，其中，所述第二导线电连接至所述器件管芯，并且其中，所述第一导线和所述第二导线具有不同的厚度；以及在所述第一导线和所述第二导线上方形成外部连接件。
【附图说明】
[0007]当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
[0008]图1A和图1B示出根据一些实施例的半导体器件封装件的部分的界面图和俯视图。
[0009]图2A至图2K示出根据一些实施例的制造半导体器件封装件的不同中间步骤的截面图。
[0010]图3示出根据一些其他实施例的半导体器件封装件的截面图。
[0011]图4Α至图4Η示出根据一些其他实施例的制造半导体器件封装件的不同中间步骤的截面图。
[0012]图5示出根据一些其他实施例的半导体器件封装件的截面图。
[0013]图6示出根据一些实施例的用于形成半导体器件封装件的工艺流程图。
【具体实施方式】
[0014]以下公开内容提供了许多用于实现本发明的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
[0015]而且，为便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等的空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，而本文使用的空间相对描述符可以同样地作相应的解释。
[0016]各个实施例包括具有位于管芯上方的不同厚度的导线的钝化后互连(PPI)结构(也称为再分布层(RDL))。导线可以形成在相同介电层(例如，聚合物层)中并且包括用于下面的管芯的电源线/接地线和信号线。在一些实施例中，厚导线(例如，电源线/接地线)围绕薄导线(例如，信号线)以提供对薄导线的屏蔽作用，从而减小串扰和增强信号完整性。例如，薄导线可以设置在两个邻近的厚导线之间，在这两个邻近的厚导线之间未设置其他导线。
[0017]图1A示出根据一些实施例的半导体封装件100的截面图。封装件100包括钝化层102，钝化层102可以形成在半导体管芯(在图1A中未示例性示出)上方。在钝化层102上方形成导线104和导线106(标记为106Α和106Β)。并且导线104和106的至少一个横向表面(例如，图1A中的底面)基本上齐平。导线104厚于导线106，并且导线104可以提供对导线106的电磁(EM)屏蔽作用，从而减小串扰和增强信号完整性。在一些实施例中，导线104可以是电源线/接地线，而导线106可以是电信号线。
[0018]在一些实施例中，导线104的厚度Τ2和导线106的厚度Tl的比率可以为约1.5至约
2.5。例如，导线104的厚度Τ2可以为约6μηι至约25μηι，而导线106的厚度Tl可以为约4μηι至约ΙΟμπι。已经观察到，通过提供以上比率/范围的不同厚度的导线，可以减小邻近的线(例如，106Α/106Β)之间的串扰。例如，图1B示出封装件100的俯视图，箭头101指示用于导线106Α的输入信号。在进行的实验中，导线104/106具有以上范围的厚度，导线106Α和106Β之间的近端串扰(例如，在与输入101相同的器件100的端部100Α处)减小约3.2分贝(dB)。在这样的实验中，导线106A和106B之间的远端串扰(例如，在与输入101相对的器件100的相同端部10B处)减小约7.7dB。因此，各个实施例使用较厚的导线(例如，电源线/接地线)用于形成在相同介电层中的较薄导线(例如，信号线)的EM屏蔽。
[0019]图2A至图2K示出根据一些实施例的制造半导体器件封装件100的不同中间步骤的截面图。在图2A中，提供器件管芯200。管芯200可以是半导体管芯并且可以是任何类型的集成电路，诸如处理器、逻辑电路、存储器、模拟电路、数字电路、混合信号等。管芯200可以包括衬底、有源器件和互连结构(未单独示出)。例如，衬底可以包括掺杂或未掺杂的块状硅、或绝缘体上半导体(SOI)衬底的有源层。通常地，SOI衬底包括形成在绝缘层上的诸如硅的半导体材料的层。例如，绝缘层可以是埋氧(BOX)层或氧化硅层。在诸如硅或玻璃衬底的衬底上提供绝缘层。可选地，衬底可以包括另一元素半导体，诸如锗;化合物半导体，包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟;合金半导体，包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP和/或GaInAsP;或它们的组合。也可以使用诸如多层或梯度衬底的其他衬底。
[0020]可以在衬底的顶面处形成诸如晶体管、电容器、电阻器、二极管、光电二极管、熔丝等的有源器件。可以在有源器件和衬底上方形成互连结构。互连结构可以包括使用任何合适的方法形成的含有导电部件(例如，包括铜、铝、钨、它们的组合等的导线和通孔)的层间介电(ILD)和/或金属间介电(Hffi)层。ILD和頂D可以包括设置的这样的导电部件之间的具有例如低于约4.0或甚至2.0的k值的低k介电材料。在一些实施例中，例如，ILD和MD可以由磷硅酸盐玻璃(PSG)、硼磷硅酸盐玻璃(BPSG)、氟硅酸盐玻璃(FSG)、S1xCy、旋涂玻璃、旋涂聚合物、硅碳材料、它们的化合物、它们的组合物等制成，通过诸如旋转、化学汽相沉积(CVD)和等离子体增强CVD(PECVD)的任何合适的方法形成。互连结构电连接各种有源器件以在管芯200内形成功能电路。由这样的电路提供的功能可以包括存储结构、处理结构、传感器、放大器、功率分布、输入/输出电路等。本领域普通技术人员将理解，以上实例仅提供用于说明的目的以进一步解释本发明的应用而不意图以任何方式限制本发明。其他电路可以根据需要用于给定应用。
[0021]可以在互连结构上方形成I/O和钝化部件。例如，接触焊盘202可以形成在互连结构上方并且可以通过互连结构中的各种导电部件电连接至有源器件。接触焊盘202可以包括诸如铝、铜等的导电材料。为了简化，图2A仅示出一个接触焊盘202，并且管芯200可以包括任何数量的接触焊盘作为用于管芯200的功能电路/有源器件的输入/输出焊盘。
[0022]此外，可以在互连结构和接触焊盘上方形成钝化层102。在一些实施例中，钝化层102可以由诸如氧化硅、未掺杂的硅酸盐玻璃、氮氧化硅等的非有机材料形成。也可以使用其他合适的钝化材料。钝化层的部分可以覆盖接触焊盘202的边缘部分。也可以在接触焊盘202上方可选择地形成诸如额外的钝化层、导电柱和/或凸块下金属(UBM)层的额外的部件(未示出)。管芯200的各种部件可以通过任何合适的方法形成并且本文中不进一步详细描述。此外，上述管芯200的一般部件和配置仅是一个示例实施例，并且管芯200可以包括任何数量的以上部件以及其他部件的任何组合。
[0023]在图2B中，在钝化层102上方形成和图案化聚合物层108。在一些实施例中，可以使用旋涂工艺、溅射等在钝化层102的顶面上方毯状沉积聚合物层108。聚合物层108可以包括聚酰亚胺(PI)、聚苯并恶唑(PBO)、苯并环丁烯(BCB)、环氧化物、有机硅、丙烯酸酯、纳米填充酚醛树脂、硅氧烷、含氟聚合物、聚降冰片烯等。例如，在沉积之后，可以使用光刻和/或蚀刻工艺图案化聚合物层108以包括开口 110。聚合物层108中的开口 110可以暴露管芯200的顶面处的导电部件，诸如接触焊盘202。
[0024]图2C至图2F示出使用任何合适的工艺在聚合物层108上形成导电部件118。在图2C中，在聚合物层108的顶面上方形成导电晶种层112(例如，包括铜、铜、银、金等)。在一些实施例中，可以使用共形工艺(例如，化学汽相沉积(CVD)、溅射等)沉积晶种层112，并且晶种层112可以进一步覆盖开口 110的底面和侧壁。晶种层112可以与位于管芯200的顶面处的导电部件(例如，接触焊盘202)接触。
[0025]在图2D中，可以在晶种层112上方形成图案化的光刻胶114。例如，光刻胶114可以沉积为晶种层112上方的毯状层。接下来，可以使用光刻掩模(未示出)暴露光刻胶114的部分。然后取决于是使用负性光刻胶或正性光刻胶，去除光刻胶114的暴露或未暴露部分。产生的图案化的光刻胶114可以包括开口 116，开口 116可以暴露晶种层112的部分。
[0026]图2E示出以诸如铜、银、金等的导电材料填充开口116以形成导电部件118。开口116的填充可以包括以导电材料电化学镀开口 116。导电材料可以过填充开口 116，并且可以实施平坦化工艺(例如，化学机械抛光(CMP)或其他回蚀刻技术)以去除光刻胶114上方的导电材料的过量部分。因此，光刻胶114可以用作掩模以限定导电部件118的形状。随后，例如，如图2F所示，可以使用等离子体灰化或湿剥离工艺去除光刻胶114。可选择地，等离子体灰化工艺之后可以湿浸在硫酸(H2SO4)溶液中以清洗封装件100以及去除剩余的光刻胶材料。
[0027]如由图2F进一步示出的，图案化晶种层112以去除未由导电部件118覆盖的晶种层112的部分。例如，晶种层112的图案化可以包括光刻和蚀刻工艺的组合。产生的导电部件118包括晶种层112的剩余部分，并且晶种层112在此后未单独示出。
[0028]在图2G中，在导电部件118和聚合物层108上方形成第二光刻胶120。光刻胶120可以沉积为毯状层，并且光刻胶120可以延伸在导电部件118的顶面上方并且覆盖导电部件118的顶面。接下来，如图2H所示，图案化光刻胶120以包括开口 122。光刻胶120的图案化可以包括与上述光刻胶120的图案化类似的方法。开口 122暴露导电部件118 (标记为118A)的部分。在实施例中，取决于布局设计，导电部件118A选择为厚导线。此外，导电部件118A可以邻近和/或围绕其他导电部件118(标记为118B)，导电部件118B仍由光刻胶120覆盖。取决于布局设计，导电部件118B选择为薄导线。
[0029]图21示出用诸如铜、银、金等的导电材料填充开口122以形成厚导线104。开口 122的填充可以包括使用导电部件118A作为晶种层，以导电材料电化学镀开口 122。导电材料可以过填充开口 122，并且可以实施平坦化工艺(例如，CMP或其他回蚀刻技术)以去除光刻胶120上方的导电材料的过量部分。因此，光刻胶120可以用作掩模以限定厚导线104的形状。随后，例如，也如图21所示，可以使用等离子体灰化或湿剥离工艺去除光刻胶120。可选择地，等离子体灰化工艺之后可以湿浸在硫酸(H2SO4)溶液中以清洗封装件100以及去除剩余的光刻胶材料。
[0030]产生的结构包括形成在聚合物层108上的薄导线106和厚导线104。例如，聚合物层108的顶面可以与导线104和106的底面基本上齐平。使用延伸穿过聚合物层108的导电通孔(例如，通孔125)将导线104和106电连接至管芯200。在一些实施例中，导线106可以是电源线/接地线，而导线104是用于下面的管芯200的信号线。例如，导线106的厚度Tl可以为约4μm至约ΙΟμπι。例如，导线104的厚度T2可以为约6μηι至约25μηι。当然，本文中列举的尺寸仅是实例，并且取决于器件设计，其他实施例可以包括不同厚度的导线。在一些实施例中，厚度Τ2和厚度Tl的比率可以为约1.5至约2.5。已经观察到，通过提供该比率范围的不同厚度的导线，导线104可以用作用于导线106的屏蔽件，如上所述，这减小串扰以及改进信号完整性。
[0031]接下来，在图2J中，在导线104和106上方形成额外的聚合物层124。聚合物层124可以类似于聚合物层108，并且可以毯状沉积聚合物层124以作为保护层覆盖导线104和106的顶面。随后，图案化工艺(例如，包括光刻和/或蚀刻)用于在聚合物层124中形成开口 126，从而暴露导线106或104的部分。
[0032]接下来，在图2Κ中，凸块下金属(UBM)128形成在开口 126中并且通过导线104和106电连接至管芯200。在UBM 128上方形成外部连接件130。连接件130可以包括球栅阵列(BGA)球、可控塌陷芯片连接(C4)凸块等。连接件130可以通过导线104和106电连接至管芯200。连接件130可以用于将管芯200电连接至其他封装组件，诸如另一器件管芯、中介板、封装衬底、印刷电路板、母板等。
[0033]因此，在管芯200上方形成PPI结构132(有时也称为RDL 132) IPI结构132包括具有不同厚度的导线104和106，它们将下面的管芯200电连接至外部连接件130。虽然在图中未示例性示出，但是在一些实施例中，PPI结构132可以横向延伸超出管芯200的边缘以形成扇出互连结构。在这样的实施例中，可以在管芯200周围形成模塑料，并且也可以在模塑料的顶面上形成PPI结构132。此外，虽然PPI结构132示出为仅具有一层导线，但是其他实施例可以包括形成在一个或多个管芯上方的任何数量的导线层。
[0034]图3示出根据可选实施例的封装件150。封装件150可以类似于封装件100，其中，相同的参考字符表示相同的元件。然而，在封装件150中，可以排除聚合物层124和UBM 128。连接件130直接设置在最顶部的导线104和/或106上。随后，可以在导线104和106上方形成保护层134(例如，包括聚合物或模制底部填充物)。保护层134可以至少部分地沿着连接件130的侧壁进一步延伸。可以使用诸如层压、旋涂工艺等的任何合适的工艺形成保护层134。
[0035]图4Α至图4Η示出根据其他实施例的制造具有嵌入式导线的封装件300的中间阶段的截面图。封装件300可以类似于封装件100，其中，相同的参考字符表示相同的元件。在图4Α中，提供如上所述的具有钝化层102的管芯200。在钝化层102上方形成聚合物层108。如上所述，聚合物层108可以毯状沉积在钝化层102上方。在一些实施例中，聚合物层108可以包括光敏聚合物。
[0036]图4Β至图4D示出聚合物层108的图案化。聚合物层108是使用光刻技术曝光和显影的光敏材料。可以使用两个光刻掩模在两个阶段中曝光聚合物层108。首先，如图4Β所示，使用第一光刻掩模302，其中，光刻掩模302包括阻挡用于曝光的光的不透明部分以及用于允许光穿过的透明部分304。使用光刻技术将透明部分304的图案转印至聚合物层108，从而形成曝光部分306。在一些实施例中，选择光刻工艺的条件以控制聚合物层108的曝光部分306的深度。例如，可以控制光刻期间施加的光的能量水平，从而使得聚合物层108的曝光部分306仅部分地延伸至聚合物层108内厚度Τ3。在一些实施例中，厚度Τ3可以对应于薄导线106(例如，见图21)的厚度Tl。例如，厚度Τ3可以为约4μπι至约I Ομπι。
[0037]第二，如图4C所示，在第二曝光工艺期间使用第二光刻掩模308。光刻掩模308包括阻挡用于曝光的光的不透明部分以及用于允许光穿过的透明部分310。使用光刻技术将透明部分310的图案转印至聚合物层108，并且在聚合物层108中形成曝光部分312。选择第二光刻工艺的条件以控制第二曝光的深度，从而使得聚合物层108的曝光部分312的部分延伸至深度T4并且到达管芯200的接触焊盘202。在一些实施例中，厚度T4可以对应于厚导线104(例如，见图21)的厚度T2。例如，厚度T4可以为约6μπι至约25μπι。曝光部分312包括使用第一光刻掩模形成的曝光部分306(见图4Β)。光刻掩模308的不透明部分可以在光刻期间至少部分地覆盖曝光部分306。因此，聚合物层108的曝光部分312延伸至不同深度Τ3和Τ4。
[0038]随后，如图4D所示，显影聚合物层108，并且去除聚合物层108的曝光部分312。因此，在聚合物层108中形成开口 314。通过使用两个光刻掩模和控制曝光条件，开口 314可以在聚合物层108中延伸至不同深度。开口 314的至少部分可以暴露管芯200的接触焊盘202。在这样的实施例中，根据布局设计，根据聚合物层108中的薄和厚导线的期望布置选择光刻掩模302和308的图案。
[0039]在图4Ε中，以诸如铜、银、金等的导电材料316填充开口314。开口314的填充可以包括首先设置导电晶种层(未单独示出)以及以导电材料电化学镀开口 314。导电材料可以过填充开口 314，并且如图4F所示，可以实施平坦化工艺(例如，CMP或其他回蚀刻技术)以去除聚合物层108上方的导电材料的过量部分。
[0040]因此，厚导线104和薄导线106可以嵌入聚合物层108中。例如，聚合物层108、薄导线106和厚导线104的顶面可以基本上齐平。导线104具有厚度Τ4(例如，约6μπι至约25μπι)，厚度Τ4厚于薄导线106的厚度Τ3(例如，约4μπι至约ΙΟμπι)。如上解释的，不同厚度的使用允许厚导线104提供屏蔽作用，从而改进信号完整性。在一些实施例中，厚导线104可以包括电源线/接地线，而薄导线106包括信号线。导线104和106可以通过也形成在聚合物层108中的导电通孔(例如，通孔125)电连接至下面的管芯200。
[0041]接下来，在图4G中，在导线104和106上方形成额外的聚合物层124。聚合物层124可以类似于聚合物层108，并且可以毯状沉积聚合物层124以作为保护层覆盖导线104和106的顶面。随后，图案化工艺(例如，包括光刻和/或蚀刻)用于在聚合物层124中形成开口 126。开口 126暴露导线106或104的部分。
[0042]在图4Η中，UBM 128形成在开口 126中并且通过导线104和106电连接至管芯200。如上所述，在UBM 128上方形成外部连接件130。连接件130可以用于将管芯200电连接至其他封装组件，诸如另一器件管芯、中介板、封装衬底、印刷电路板、母板等。因此，在管芯200上方形成PPI结构132(有时也称为RDL 132) IPI结构132包括不同厚度的导线104和106，它们将下面的管芯200电连接至外部连接件130。导线104和106嵌入在聚合物层108中。
[0043]图5示出根据可选实施例的封装件350ο封装件350可以类似于封装件300，其中，相同的参考字符表示相同的元件。然而，在封装件350中，可以排除聚合物层124和UBM 128。连接件130直接设置在最顶部的导线104和/或106上。随后，可以在导线104和106上方形成保护层134(例如，包括聚合物或模制底部填充物)。保护层134可以至少部分地沿着连接件130的侧壁进一步延伸。可以使用诸如层压、旋涂工艺等的任何合适的工艺形成保护层134。
[0044]图6示出根据各个实施例的用于形成器件封装件的工艺流程图400。在步骤402中，在管芯上方形成聚合物层(例如，聚合物层108)。聚合物层可以形成在管芯的顶面处的钝化层(例如，钝化层102)上方。在步骤404和406中，在管芯上方的相同器件层中形成具有不同厚度的第一导线(例如，导线104)和第二导线(例如，导线106)。在一些实施例中，(如图2Α至图2K所示)，第一和第二导线形成在聚合物层的顶面上。在这样的实施例中，在两个电化学镀工艺期间可以在聚合物层上方形成两个光刻胶以形成线。在其他实施例(例如，如图4Α至图4Η所示)中，导线可以嵌入在聚合物层中。在这样的实施例中，方法可以包括使用两个不同的光刻掩模对聚合物层实施两个曝光以形成线。在步骤408中，在导线上方形成外部连接件(例如，连接件130)。外部连接件可以直接设置在导线上，或者外部连接件可以设置在UBM(例如，UBM 128)上，而UBM可以形成在导线上方。
[0045]因此，实施例PPI结构包括形成在半导体器件管芯上方的相同器件层中的不同厚度的导线。例如，导线可以形成在聚合物层的顶面上或嵌入在聚合物层内。导线可以包括邻近薄导线(例如，信号线)的厚导线(例如，电源线/接地线)以提供对薄导线的屏蔽作用，从而减小串扰以及增强信号完整性。可以在导线上方形成诸如UBM和/或外部连接件的额外的部件。
[0046]根据实施例，一种器件封装件包括半导体器件管芯、位于钝化层上方并且电连接至器件管芯的第一导线以及位于钝化层上方并且电连接至器件管芯的第二导线，半导体器件管芯包括顶面处的钝化层。第一导线厚于第二导线，并且第一导线和第二导线形成在相同的器件封装件层中。
[0047]在上述器件封装件中，还包括位于所述钝化层上方的聚合物层，其中，所述聚合物层的顶面与所述第一导线和所述第二导线的底面基本上齐平。
[0048]在上述器件封装件中，还包括位于所述钝化层上方的聚合物层，其中，所述聚合物层的顶面与所述第一导线和所述第二导线的顶面基本上齐平。
[0049]在上述器件封装件中，其中，所述第一导线具有第一厚度，其中，所述第二导线具有第二厚度，并且其中，所述第一厚度和所述第二厚度的比率为约1.5至约2.5。
[0050]在上述器件封装件中，其中，所述第一导线是电源线或接地线，并且其中，所述第二导线是电信号线。
[0051]在上述器件封装件中，还包括形成在所述相同的器件封装件层中的第三导线，其中，所述第三导线厚于所述第二导线，并且其中，所述第二导线设置在所述第一导线和所述第三导线之间。
[0052]在上述器件封装件中，还包括形成在所述相同的器件封装件层中的第三导线，其中，所述第三导线厚于所述第二导线，并且其中，所述第二导线设置在所述第一导线和所述第三导线之间，其中，在所述第一导线和所述第二导线之间未设置其他导线，并且其中，在所述第二导线和所述第三导线之间未设置其他导线。
[0053]根据另一实施例，器件封装件包括半导体器件管芯、位于器件管芯上方的聚合物层、位于器件管芯上方并且电连接至器件管芯的第一导线以及位于器件管芯上方并且电连接至器件管芯的第二导线。第一导线的横向表面与聚合物层的顶面基本上齐平，并且第二导线的横向表面与第一导线的横向表面以及聚合物层的顶面基本上齐平。第一导线和第二导线具有不同的厚度。器件封装件还包括位于第一导线和第二导线上方的外部连接件。
[0054]在上述器件封装件中，还包括:另一聚合物层，位于所述聚合物层上方；以及凸块下金属(UBM)，位于所述另一聚合物层中，其中，所述外部连接件设置在所述UBM上。
[0055]在上述器件封装件中，其中，所述外部连接件直接设置在所述第一导线或所述第二导线上，其中，所述器件封装件还包括位于所述聚合物层、所述第一导线和所述第二导线上方的保护层，并且其中，所述保护层至少部分地沿着所述外部连接件的侧壁延伸。
[0056]在上述器件封装件中，其中，所述第一导线的厚度与所述第二导线的厚度的比率为约1.5至约2.5。
[0057]在上述器件封装件中，其中，所述第一导线和所述第二导线嵌入在所述聚合物层中。
[0058]在上述器件封装件中，其中，所述第一导线和所述第二导线设置在所述聚合物层的顶面上。
[0059]根据又另一实施例，一种用于形成器件封装件的方法包括:在设置在器件管芯的顶面处的钝化层上方形成聚合物层，在钝化层上方形成第一导线，以及在与第一导线相同的器件封装件层中形成第二导线。第一导线和第二导线电连接至器件管芯，并且第一导线和第二导线具有不同的厚度。该方法还包括在第一导线和第二导线上方形成外部连接件。
[0060]在上述方法中，其中，所述相同的器件封装件层设置在所述聚合物层中，并且其中，形成所述第一导线和形成所述第二导线包括:在所述聚合物层的顶面上形成第一图案化的光刻胶，其中，所述第一图案化的光刻胶包括第一开口和第二开口；以导电材料填充所述第一开口和所述第二开口以形成第一导线元件和第二导电元件;去除所述第一图案化的光刻胶;在所述聚合物层的顶面上形成第二图案化的光刻胶，其中，所述第二图案化的光刻胶覆盖所述第一导电元件，并且其中，所述第二图案化的光刻胶包括暴露所述第二导电元件的第三开口；以导电材料填充所述第三开口；以及去除所述第二图案化的光刻胶。
[0061]在上述方法中，其中，所述相同的器件封装件层是所述聚合物层，其中，所述聚合物层是光敏层，并且其中，形成所述第一导线和形成所述第二导线包括:使用第一光刻掩模对所述聚合物层实施第一曝光以形成所述聚合物层的曝光部分;使用第二光刻掩模对所述聚合物层实施第二曝光，其中，实施所述第二曝光比所述第一曝光将所述聚合物层的曝光部分的第一部分进一步延伸至所述聚合物层内；显影所述聚合物层以去除所述聚合物层的曝光部分，从而在所述聚合物层中形成多个开口；以及以导电材料填充所述多个开口。
[0062]在上述方法中，其中，所述相同的器件封装件层是所述聚合物层，其中，所述聚合物层是光敏层，并且其中，形成所述第一导线和形成所述第二导线包括:使用第一光刻掩模对所述聚合物层实施第一曝光以形成所述聚合物层的曝光部分;使用第二光刻掩模对所述聚合物层实施第二曝光，其中，实施所述第二曝光比所述第一曝光将所述聚合物层的曝光部分的第一部分进一步延伸至所述聚合物层内；显影所述聚合物层以去除所述聚合物层的曝光部分，从而在所述聚合物层中形成多个开口；以及以导电材料填充所述多个开口，实施所述第二曝光不将所述聚合物层的曝光部分的第二部分进一步延伸至所述聚合物层内。
[0063]在上述方法中，其中，所述第一导线具有第一厚度，其中，所述第二导线具有第二厚度，并且其中，所述第一厚度与所述第二厚度的比率为约1.5至约2.5。
[0064]在上述方法中，其中，形成所述外部连接件包括:在所述第一导线和所述第二导线上方形成另一聚合物层；图案化所述另一聚合物层以包括暴露所述第一导线的开口；在所述开口中形成凸块下金属(UBM);以及在所述UBM上形成所述外部连接件。
[0065]在上述方法中，其中，形成所述外部连接件包括:在所述第一导线上直接形成所述外部连接件；以及在所述第一导线和所述第二导线上方形成保护层，其中，所述保护层至少部分地沿着所述外部连接件的侧壁延伸。
[0066]上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的方面。本领域技术人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中他们可以做出多种变化、替换以及改变。
【主权项】
1.一种器件封装件，包括: 半导体器件管芯，包括位于顶面处的钝化层； 第一导线，位于所述钝化层上方并且电连接至器件管芯；以及 第二导线，位于所述钝化层上方并且电连接至所述器件管芯，其中，所述第一导线厚于所述第二导线，并且其中，所述第一导线和所述第二导线形成在相同的器件封装件层中。2.根据权利要求1所述的器件封装件，还包括位于所述钝化层上方的聚合物层，其中，所述聚合物层的顶面与所述第一导线和所述第二导线的底面基本上齐平。3.根据权利要求1所述的器件封装件，还包括位于所述钝化层上方的聚合物层，其中，所述聚合物层的顶面与所述第一导线和所述第二导线的顶面基本上齐平。4.根据权利要求1所述的器件封装件，其中，所述第一导线具有第一厚度，其中，所述第二导线具有第二厚度，并且其中，所述第一厚度和所述第二厚度的比率为约1.5至约2.5。5.根据权利要求1所述的器件封装件，其中，所述第一导线是电源线或接地线，并且其中，所述第二导线是电信号线。6.根据权利要求1所述的器件封装件，还包括形成在所述相同的器件封装件层中的第三导线，其中，所述第三导线厚于所述第二导线，并且其中，所述第二导线设置在所述第一导线和所述第三导线之间。7.根据权利要求6所述的器件封装件，其中，在所述第一导线和所述第二导线之间未设置其他导线，并且其中，在所述第二导线和所述第三导线之间未设置其他导线。8.—种器件封装件，包括: 半导体器件管芯； 聚合物层，位于器件管芯上方； 第一导线，位于所述器件管芯上方并且电连接至所述器件管芯，其中，所述第一导线的横向表面与所述聚合物层的顶面基本上齐平； 第二导线，位于所述器件管芯上方并且电连接至所述器件管芯，其中，所述第二导线的横向表面与所述第一导线的横向表面和所述聚合物层的顶面基本上齐平，并且其中，所述第一导线和所述第二导线具有不同的厚度；以及 外部连接件，位于所述第一导线和所述第二导线上方。9.根据权利要求8所述的器件封装件，还包括: 另一聚合物层，位于所述聚合物层上方；以及 凸块下金属(UBM)，位于所述另一聚合物层中，其中，所述外部连接件设置在所述UBM上。10.—种用于形成器件封装件的方法，包括: 在钝化层上方形成聚合物层，其中，所述钝化层位于器件管芯的顶面处； 在所述钝化层上方形成第一导线，其中，所述第一导线电连接至所述器件管芯； 在与所述第一导线相同的器件封装件层中形成第二导线，其中，所述第二导线电连接至所述器件管芯，并且其中，所述第一导线和所述第二导线具有不同的厚度；以及在所述第一导线和所述第二导线上方形成外部连接件。
【文档编号】H01L23/498GK106057767SQ201510812563
【公开日】2016年10月26日
【申请日】2015年11月20日
【发明人】史朝文, 余振华, 普翰屏, 潘信瑜, 蔡豪益, 许森贵
【申请人】台湾积体电路制造股份有限公司