用于集成富Ge的p?MOS源极/漏极接触部的技术的制作方法
【专利摘要】公开了用于富锗(Ge)的p?MOS源极/漏极接触部的改进的集成以例如减小接触电阻的技术。该技术包括直接在接触沟槽位置中的硅(Si)表面上沉积p?型富Ge层，这是因为Si表面有利于沉积高质量导电富Ge材料。在一个示例的方法中，在去除先前沉积在源极/漏极位置中的牺牲硅锗(SiGe)层之后，在源极/漏极接触沟槽位置中的Si衬底的表面上沉积富Ge层。在另一个示例的方法中，在接触沟槽位置中的Si包覆层上沉积富Ge层，其中，Si包覆层沉积在功能p?型SiGe层上。在某些情况下，富Ge层包括至少50％的Ge(并且可以包含锡(Sn)和/或Si)，并且是以高于1E20cm?3的水平掺杂硼(B)的。
【专利说明】用于集成富Ge的p-MOS源极/漏极接触部的技术
【背景技术】
[0001] 包括形成在半导体衬底上的晶体管、二极管、电阻器、电容器、和其它无源和有源 电子器件的电路器件的提高的性能通常是在那些器件的设计、制造和工作期间要考虑的主 要因素。例如，在金属-氧化物-半导体(M0S)晶体管器件(诸如在互补金属-氧化物-半导体 (CMOS)器件中使用的那些）的设计和制造或形成期间，经常期望使与源极/漏极区和接触部 相关联的电阻（另称为外部电阻的组成部分)最小化。减小外部电阻实现了针对给定的源极 至漏极的提高的晶体管电流。
【附图说明】
[0002] 图1是根据本公开内容的一个或多个实施例的形成使用牺牲娃错(SiGe)层并包括 沉积在娃(Si)表面上的富错(Ge)源极/漏极接触层的晶体管的方法。图Γ是根据本公开内 容的一个或多个实施例的形成使用功能SiGe层并包括沉积在Si表面上的富Ge源极/漏极接 触层的晶体管的方法。
[0003] 图2A-H'示出了根据各个实施例的在针对平面或非平面晶体管架构来执行图1或 图1 '中任一个的方法时形成的示例结构。
[0004] 图3A-J'示出了根据各个实施例的在针对非平面(例如，罐式）晶体管架构来执行 图1或图Γ中任一个的方法时形成的示例结构。
[0005] 图4示出了根据实施例的在执行图1中的方法时形成的纳米线/纳米带晶体管结构 的透视图。
[0006] 图4'示出了根据实施例的在执行图Γ中的方法时形成的纳米线/纳米带晶体管结 构的透视图。
[0007] 图5示出了根据本公开内容的一个或多个实施例的利用一个或多个晶体管结构来 实现的计算系统。
【具体实施方式】
[0008] 公开了用于富错(Ge)的P-M0S源极/漏极接触部的改进的集成W例如减小接触电 阻的技术。该技术包括直接在接触沟槽位置中的娃(Si)表面上沉积P-型富Ge层，运是因为 Si表面有利于沉积高质量的导电富Ge材料。在一个示例的方法中，在去除先前沉积在源极/ 漏极位置中的牺牲娃错(SiGe)层之后，在源极/漏极接触沟槽位置中的Si衬底的表面上沉 积富Ge层。在另一个示例的方法中，在接触沟槽位置中的Si包覆层上沉积富Ge层，其中，Si 包覆层沉积在功能P-型SiGe层上。在某些情况下，富Ge层包括至少50%的Ge(并且可W包含 锡(Sn)和/或Si),并且是W高于lE20cnf3的水平渗杂棚(B)的。鉴于本公开内容，许多晶体管 配置和适当的制造工艺将是显而易见的，包括平面和非平面两者的晶体管结构（例如，罐式 和纳米线/纳米带配置）。该技术特别适合于实现P-型MOS(p-MOS)器件，但是其它晶体管配 置也可W得益，诸如互补型MOS(CMOS)器件。鉴于本公开内容，许多配置和变型将是显而易 见的。
[0009] 总体概述
[0010] 如先前解释的，晶体管中增大的驱动电流通常可W通过减小诸如接触电阻之类的 外部电阻来实现。在某些情况下，可W通过使用富错(Ge)材料作为有效欧姆接触材料来减 小P-型MOS(p-MOS)晶体管的接触电阻。然而，在通过M0S制造工艺流程保留富Ge材料(如果 富Ge材料沉积在源极/漏极位置处)时会出现问题。例如，富Ge材料会在与接触循环处理相 关联的蚀刻、灰化、和退火中易受到侵蚀和无意去除的影响。当该材料沉积在接触沟槽位置 中时，在获得富Ge材料的高质量的沉积(例如，如由膜的导电性来判断)方面也会出现问题。 例如，接触沟槽位置中的上面沉积富Ge材料的表面可能是"脏的"（例如，由于接触循环处 理)和/或难W清洗。如果富Ge材料沉积在"脏的"表面上，则结果可能在局部区域或整体上 产生在非晶原子排列的意义上的差的晶体质量。差的结晶度导致差的渗杂物活化和高接触 电阻。
[0011 ]因此并根据本公开内容的一个或多个实施例，公开了用于富Ge的P-M0S源极/漏极 接触部的改进的集成W例如减小接触电阻的技术。如先前所描述的，富Ge材料可W被用作 为有效的欧姆接触材料;然而，在保留富Ge层(如果在工艺流程中过早沉积富Ge层(例如，在 接触循环处理之前的源极/漏极处理期间））或获得富Ge层的高质量的沉积（如果在工艺流 程中较晚沉积富Ge层(例如，由于上面沉积富Ge层的"脏的"和/或难W清洗的表面））的情况 下会出现问题。因此，本文中不同地描述的技术包括在接触沟槽位置中的娃（Si)表面上直 接沉积富Ge层，运是因为Si具有其较易于(例如，与娃错（SiGe)相比较，娃错（SiGe)通常用 于P-M0S的源极和漏极)实现外延质量清洁表面的属性。应当指出，如本文中不同地描述的 富Ge层将用于P-M0S的源极/漏极接触部并因此是P-型层，运意味着其具有P-型渗杂(例如， 使用棚(B)、嫁(Ga)、和/或任何其它适当的渗杂物）。
[0012] 如鉴于本公开内容将显而易见的，在清洁的Si表面上直接沉积富Ge层通常使用W 下两种方法中的一种来实现：1)在去除牺牲SiGe层之后，在接触沟槽位置中的Si衬底的表 面上沉积富Ge层;或2)在接触沟槽位置中的Si包覆层上沉积富Ge层，其中，Si包覆层沉积在 功能P-型SiGe层上。应当指出，在运两种方法中，在接触循环处理之前，在源极/漏极位置中 沉积SiGe层(不管是牺牲的还是功能的）。还应当指出，在第一方法的实施例中，SiGe层是牺 牲层，而在第二方法的实施例中，SiGe层是功能层，如本文中将更详细地讨论的。还应当指 出，尽管在某些实例中，SiGe层被称为是牺牲的，但是其可W是P-型渗杂的并因此能够是有 作用的（functional);然而，SWe层被称为是牺牲的，运是因为其旨在在P-接触部的处理期 间被去除，如鉴于本公开内容将显而易见的。
[0013] 在其中SiGe层是牺牲的实施例中，在某些情形下，SWe层可W包括15-30 %的Ge。 但是在某些实例中，牺牲材料的范围可W从10%的Ge至纯Ge。此外，在某些情况下，牺牲 SiGe层还可W是未渗杂的。但是在其它情况下，牺牲层可W具有某些量的P-型渗杂。在某些 实施例中，使用对Si和绝缘体材料具有选择性的SiGe蚀刻来去除牺牲SiGe层。运种选择性 蚀刻可W包括例如湿法蚀刻(包括水、硝酸、有机酸(例如，醋酸或巧樣酸）、和/或氨氣酸）， 并且选择性蚀刻可W例如具有大约300 A/m虹的可用的蚀刻速率。
[0014] 在其中SiGe层是有作用的实施例中，在某些情况下，SWe层可W包括30-70 %的Ge (例如，W便为了性能原因而使得应变最大化）。此外，在运些实施例中，功能aunctional) SiGe层是P-型渗杂的（例如，渗杂B的）。在其中SiGe层是有作用的实施例中，可W在接触循 环处理之前在功能SiGe层上沉积Si包覆层。然而，在接触沟槽处理期间，可WW使得Si包覆 层被保留用于随后的富Ge层的沉积的方式来执行接触沟槽蚀刻。在运些情况下，如本文中 将更详细地讨论的，可W使用蚀刻停止层（例如，氮化物、碳化物、或相比于其上方的氧化 物/绝缘体材料具有足够不同的蚀刻速率的某些其它适当的材料)来在接触沟槽蚀刻期间 辅助保留Si包覆层。
[001引在某些实施例中，富Ge层材料可W包括至少50 %的Ge (多达100 %的Ge))，并且还 可W包括Si和锡(Sn)。例如，在某些情况下，富Ge材料可W是SiGe，该SiGe具有在50-99%的 范围内的Ge。在其它情况下，富Ge材料可W是错锡(GeSn)，其具有多达15%的Sn，并且在某 些实例中可W包含痕量级的Si(例如，<5%)。回忆起富Ge层是P-型层并且因此是P-型渗杂 的（例如，渗杂B的）。在某些情况下，P-型富Ge材料可大约沈20cm-3的水平来渗杂B。但是 在某些实例中，P-型富Ge层可高于祀19cm-3(W及多达祀21cm-3)的水平来渗杂B。在某 些实施例中，沉积富Ge层包括利用例如550或500摄氏度的最大溫度来进行处理。
[0016] 如本文中不同地描述的技术可W用于在任何数量的设备和系统中形成晶体管器 件。在某些实施例中，诸如具有η-型MOS(n-MOS)和P-M0S晶体管两者的CMOS器件，可W存在 η-型区。在其中也存在η-型区的运些情况下，可W对接触部进行图案化W便与η-接触部分 离地敞开Ρ-接触部。运还可W提供当独立地敞开η-接触部时对于接触电阻减小的原因可W 使用η-型的特定金属的益处。此外，如在常规的接触处理中，由于Ρ和η-接触部金属不必共 享，因此可W得到另外的益处。在其它实施例中，选择性可W包括自然选择性。例如，当Ρ-型 富Ge层在Si表面上生长时，其不在诸如二氧化娃(Si〇2)或氮化娃(SiN)之类的绝缘体表面 上生长;其也不在例如η-型区中的暴露的重憐渗杂的娃上生长。
[0017] 本文中所提供的技术可W用于提高任何数量的晶体管结构和配置(包括平面的、 齐平的或凸起的源极/漏极、非平面的（例如，纳米线晶体管和罐式晶体管，诸如双栅极和Ξ 栅极晶体管结构）、W及应变的和未应变的沟道结构）中的器件电阻。源极/漏极区域可W是 凹进的（例如，使用蚀刻工艺）或者非凹进的（例如，形成在衬底的顶部表面上）。另外，晶体 管器件可W可选地包括被设计为例如减小晶体管的总电阻而同时改进短沟道效应(SCE)的 源极和漏极尖端区，但运种尖端区并不是必须的。晶体管器件还可W包括任意数量的栅极 配置，诸如多晶栅极、高-k电介质金属栅极、替代金属栅极(RMG)工艺栅极、或任何其它栅极 结构。可W结合如本文中描述的低电阻晶体管技术来使用任意数量的结构特征。
[0018] 一旦进行分析(例如，使用扫描电子显微镜/透射电子显微镜（SEM/TEM)和/或复合 映射），根据一个或多个实施例配置的结构将有效地示出包括沉积在Si表面(例如，Si衬底 的表面或Si包覆层的表面)上的富Ge层的接触区。另外，当位于集成电路上时的运些结构可 W与位于集成电路上的不具有接触部的源极/漏极进行比较。在运种无接触部的源极/漏极 区（例如，在用于接触部处理的接触沟槽蚀刻期间未敞开的源极/漏极区）中，如本文中不同 地描述的，SiGe层可W存在于源极/漏极位置中。例如，在其中SiGe层旨在对于随后的接触 部处理是牺牲的情况下，SWe层可W包括15-30%的Ge并且可W是未渗杂的。在其中SiGe层 旨在对于随后的接触部处理是有作用的情况下，SiGe层可W包括30-70%的Ge并且可W是 P-型渗杂的（例如，渗杂B的）。另外，在运种情况下，SiGe层可W包括Si包覆层。此外，在某些 情况下，使用本文中不同地描述的技术来制造的晶体管可W提供相对于常规结构的关于至 少接触电阻的减小（例如，对于给定工作电压得到20-30%的电流提高）的改进。此外，可W 通过例如次级离子质谱法(SIMS)或由离子探针来检测富Ge层与上面直接沉积富Ge层的Si 表面之间的界面的清洁度(例如，相比于富Ge层与SiGe表面之间的界面）。鉴于本公开内容， 许多配置和变型将显而易见。
[0019] 架构和方法
[0020] 图1和图Γ是根据本公开内容的一个或多个实施例的形成包括沉积在Si上的富Ge 源极/漏极接触层的晶体管的方法。图2A-2H'示出了根据不同实施例的在针对平面或非平 面晶体管架构来执行图1或图Γ中的任一个的方法时形成的示例性结构。如鉴于本公开内 容将显而易见的，对于非平面晶体管架构，诸如罐式架构（例如，Ξ栅极或finFET)，图2A- 2H'可W示出沿着半导体罐状物的长度而得到的横截面视图。图1和图Γ中示出的示例的方 法包括在上面可W形成一个或多个晶体管器件（例如，M0S器件）的半导体衬底上形成一个 或多个栅极叠置体，栅极叠置体形成在沟道区上方并具有与沟道区相邻的源极/漏极区。 M0S器件可W包括例如P-M0S晶体管，或n-MOS和P-M0S晶体管两者(例如，对于CMOS器件）。
[0021] 图1示出了根据某些实施例的形成包括在执行接触沟槽蚀刻之后、去除牺牲SiGe 层之后沉积在Si衬底的表面上的富Ge源极/漏极层的晶体管的方法。图Γ示出了根据某些 实施例的形成包括在接触沟槽蚀刻之后沉积在Si包覆层上的富Ge源极/漏极层的晶体管的 方法，其中Si包覆层沉积在功能P-型SiGe层上。因此，在某些实施例中，SiGe层将沉积在源 极/漏极区中作为牺牲层，而在其它实施例中，SWe层将沉积在源极/漏极区中作为功能层。 SiGe层的属性(例如，(^的％，渗杂量等)可W取决于SiGe层将被用作为牺牲层(例如，如图1 中的方法中的情况)还是被用作为功能源极/漏极层(例如，如图Γ中的方法中的情况），如 鉴于本公开内容将显而易见的。
[0022] 如在图1和图Γ中可看到的，示例的方法包括在半导体衬底上执行102浅沟槽隔离 (STI)。可W使用娃基底或衬底(诸如娃单晶晶圆）来形成衬底。可W例如利用体娃、绝缘体 上娃配置(SOI)或利用多层结构（包括在随后的栅极图案化工艺之前在上面形成用于制造 纳米线/纳米带的单组分罐状物或具有不同组分的多层的那些衬底)来实现衬底。在其它实 施方式中，可W使用替代材料来形成半导体衬底，其可W或可W不与娃组合，诸如错。在更 通常的意义上，根据本公开内容的实施例，可W使用可用作为在上面可构建半导体器件的 基础的任何材料。STI工艺可W包括图案化扩散区、蚀刻STl沟槽、沉积绝缘材料或氧化物或 层间电介质（ILD)材料、W及对所沉积的STl材料进行抛光。在某些情况下，诸如对于非平面 架构，STI工艺还可W包括使STI材料凹进。在某些情况下，诸如对于平面架构，扩散区的平 面可W与STI的顶部在名义上成平面(例如，在大约lOnm内）。在非平面架构的情况下，诸如 用于罐式或纳米线/纳米带晶体管器件的那些非平面架构，STI位置可W在扩散被限定为窄 结构(随后使该窄结构从STI材料的平面发散(例如，扩散水平为lOnm或者在顶部STI平面的 水平面上方更多））的地方。应当指出，在其它实施例中，可W使用另一种适当的隔离形式 (除了 STI之外)来分离半导体衬底上的扩散区。
[0023] 图1和Γ中的方法继续在半导体衬底上形成104栅极或栅极叠置体。可W如通常所 进行的那样或使用任何适当的定制技术来形成栅极或栅极叠置体。在某些实施例中，可W 通过沉积并随后图案化栅极电介质层和栅极电极层来形成栅极叠置体。例如，可W使用常 规的沉积工艺(诸如化学气相沉积(CVD)、原子层沉积(ALD)、旋涂沉积(SOD)或物理气相沉 积(PVD))来将栅极电介质层均厚沉积到衬底上。也可W使用替代的沉积技术，举例来说，诸 如热生长栅极电介质层。栅极电介质材料可W例如由诸如二氧化娃或高-k电介质材料之类 的材料构成。高-k栅极电介质材料的示例包括例如氧化给、氧化给娃、氧化铜、氧化铜侣、氧 化错、氧化错娃、氧化粗、氧化铁、氧化领锁铁、氧化领铁、氧化锁铁、氧化锭、氧化侣、氧化铅 筑粗、W及妮酸铅锋。在某些示例的实施例中，虚设栅极电介质层或高-k栅极电介质层可W 在大约5 A至大约200 A的厚度之间（例如，20 Λ至50 A)。通常，栅极电介质层的厚度应 当足W将栅极电极与相邻的源极和漏极接触部电隔离。在另外的实施例中，可W在高-k栅 极电介质层上执行额外的处理，诸如退火工艺W提高高-k材料的质量。
[0024] 随后可W使用与W上所描述的类似的沉积技术(诸如，ALD、CVD或PVD)来在栅极电 介质层上沉积栅极电极材料。在某些运种具体实施例中，栅极电极材料可W是多晶娃或金 属层，但是也可W使用其它适当的栅极电极材料。在某些示例的实施例中，栅极电极材料 (其可W是稍后被去除W用于诸如替代金属栅极(RMG)工艺之类的替代栅极工艺的牺牲材 料或虚设材料)可W具有在50 Λ至500 A的范围中（例如，100 A)的厚度。下面将更详细 地讨论RMG工艺。先栅极/后栅极、RMG、或常规的Si化/多晶栅极的使用都与本公开内容兼 容。
[0025] 图1和图Γ中的方法继续蚀刻106晶体管结构的源极/漏极区W形成源极/漏极腔。 蚀刻106W形成源极/漏极腔可W如常规所进行的那样或使用任何数量的适当工艺来执行。 在某些示例情况下，其包括离子注入至衬底的与栅极叠置体相邻的高渗杂部分，其后进行 退火来将渗杂物进一步驱动至衬底中W提高对预期的源极/漏极区域的蚀刻速率。随后可 W使用干法蚀刻工艺来蚀刻衬底的渗杂区W形成源极/漏极腔并且在某些情况下形成相应 的尖端区域。在已经完成干法蚀刻工艺之后，可W使用湿法蚀刻来例如清洗和进一步蚀刻 该区域。运种湿法蚀刻(其可W使用常规的或定制的湿法蚀刻化学制品来执行)可W用于去 除污染物(诸如，碳、氣、氣氯控和诸如二氧化娃之类的氧化物）W提供在上面可W执行随后 的工艺的清洁表面。此外并假设单晶娃衬底，湿法蚀刻还可W用于去除衬底的沿着<111〉和 <001〉晶面的薄的部分W提供在上面可W发生高质量外延沉积的平滑表面。在某些示例情 况下，衬底的被蚀刻掉的薄的部分可W例如多达5nm厚并且还可W去除残余污染物。如将意 识到的，在某些实施例中，源极/漏极区不需要凹进或W其它方式被蚀刻。在运种情况下，源 极/漏极材料可W形成在半导体衬底上而无需任何蚀刻。
[00%] 图2A示出了如W上不同地描述的在衬底200上执行102STI、在沟道区上方形成104 栅极叠置体(栅极叠置体包括栅极电介质层202、栅极电极层204、W及可选的硬掩模206)、 W及蚀刻106源极/漏极腔212/214之后的示例的所得到的结构。可选的栅极硬掩模层206可 W用于在处理期间提供某些益处或用途，诸如保护栅极电极204免受随后的蚀刻和/或离子 注入工艺的影响。可W使用典型的硬掩模材料(诸如二氧化娃、氮化娃、和/或其它常规的绝 缘体材料)来形成硬掩模层206。
[0027]如在图2A中还可W看到的，间隔体208被形成为邻近于栅极叠置体，并且源极/漏 极腔212/214分别包括可选的尖端区212A/214A。可W例如使用诸如氧化娃、氮化娃、或其它 适当的间隔体材料之类的常规材料来形成间隔体208。通常可W基于对所形成的晶体管的 设计需求来选择间隔体208的宽度。在该示例的实施例中，源极/漏极腔212/214有效地限定 了源极/漏极区的位置，并且如可W看到的，源极/漏极腔的尖端区212A/214A底切栅极电介 质 302。
[00%]图1中的方法继续分别在源极/漏极腔212/214中沉积108牺牲SiGe层218/220,? 重新生长源极/漏极区，如根据实施例的在图2B中的所得到的结构中示出的。回忆起在图1 中的方法中，如本文中将讨论的，SiGe层旨在是在随后的处理中待去除W暴露Si衬底的表 面的牺牲层。在其中SiGe层是牺牲的实施例中，在某些情况下，SiGe层可W包括15-30%的 Ge。但是在某些实例中，牺牲层的范围可W从10%的Ge至纯Ge。此外，在某些情况下，牺牲 SiGe层也可W是未渗杂的。但是在其它情况下，牺牲层可W具有某些量的P-型渗杂。
[00巧]在图Γ中的方法中，SiGe层218 7220'（沉积108'在源极/漏极腔212/214中，如在 图2B'中示出的）旨在是功能源极/漏极层。在运些实施例中，在某些情况下，功能SiGe层可 W包括30-70%的Ge(例如，W为了性能原因而使得应变最大化）。此外，在运些实施例中， SiGe层是P-型渗杂的（例如，渗杂B的），运是因为其是功能源极/漏极层(与随后将被去除的 牺牲层不同）。例如，B的浓度可W超过lE20cnf3、或任何其它适当的浓度W允许SiGe层2187 220'是P-M0S器件的功能层。图Γ中的方法继续在源极/漏极位置中的SiGe层2187220'上 沉积109Si包覆层，W形成在图2B'中示出的所得到的示例结构。
[0030] 可W例如使用选择性外延沉积来执行沉积108、108'、和109，但是可^使用任何适 当的沉积工艺。例如，可W在CVD反应器、LPCVD反应器、或超高真空CVD (UHVCVD)中执行沉积 108和109。在某些示例的情况下，反应器溫度可W下降到例如600°C与800°C之间，并且反应 器压强可W下降到例如ITorr与760Torr之间。载气可W包括例如W适当的流速(诸如，在 10SLM与50SLM之间）的氨或氮。在某些示例的情况下，可W添加蚀刻剂来增加沉积的选择 性。例如，可范围在例如50SCCM与300SCCM之间的流速来添加 HC1或Cl2。在P-型渗杂的 情况下（例如，其中SiGe层2187220'是P-型渗杂的），可W使用棚、稀释的B2化的原位渗杂 (例如，B2也可WW1-20%在此中稀释）。例如，可WW3%浓度W及范围在10SCCM与100SCCM 之间的流速来使用稀释的B2化。在某些情况下，沉积可W是基于材料和/或P-型渗杂物的浓 度的渐变式沉积。如鉴于本公开内容将显而易见的，可W使用各种其它适当的沉积技术。
[0031] 图1和图Γ中的方法继续如通常进行的沉积110绝缘体层230并随后进行抛光/平 坦化，W形成图2C中示出的结构。应当指出，在图Γ中的情况下，包覆层222将被示出为位于 功能SiGe层2187220'的顶部。可W使用对于晶体管和集成电路结构的绝缘体层中的适用 性公知的材料(诸如，低-k电介质(绝缘体)材料)来形成绝缘体层230。运些绝缘体材料包括 例如氧化物(诸如二氧化娃(Si〇2))和碳渗杂的氧化物(CD0)、氮化娃、有机聚合物(诸如，八 氣环下烧、聚四氣乙締、氣娃酸盐玻璃(FSG))W及有机娃酸盐(诸如，娃倍半氧烧、硅氧烷或 有机娃酸盐玻璃）。在某些示例的配置中，绝缘体层可W包括气孔或其它空隙W进一步降低 其介电常数。
[0032] 图1和图Γ中的方法可W可选地继续使用例如RMG工艺来去除和替代112栅极叠置 体W形成在图2D中示出的示例的所得到的栅极结构。在运种可选情况下，方法可W包括如 通常进行的使用蚀刻工艺来去除栅极叠置体(包括高-k栅极电介质层202、牺牲/虚设栅极 电极204、W及硬掩模层206)。在替代的实施方式中，仅去除牺牲/虚设栅极电极204(和硬掩 模层206)。如果去除了栅极电介质202,则方法可W包括将新的栅极电介质层沉积至沟槽开 口中。在运里可W使用任何适当的高-k电介质材料(诸如先前所描述的那些材料），诸如氧 化给。还可W使用相同的沉积工艺。例如，可W使用对栅极电介质202的替代来解决在实施 干法和湿法蚀刻工艺期间可能已经对原始栅极电介质层发生的任何损害，和/或用高-k栅 极电介质材料或另外期望的栅极电介质材料来替代低-k电介质材料或牺牲电介质材料。方 法随后可W继续将金属栅极电极层沉积到沟槽中并沉积在栅极电介质层上方。可W使用常 规的金属沉积工艺(诸如(：￥0、40)古￥0、无电锻、或电锻)来形成金属栅极电极层。金属栅极 电极层可W包括例如P-型功函数金属，诸如钉、钮、销、钻、儀、和导电金属氧化物(例如氧化 钉）。在某些示例的配置中，可W沉积两个或更多个金属栅极电极层。例如，可W沉积功函数 金属，其后是诸如侣之类的适当的金属栅极电极填充金属。图2D示出了根据一个实施例的 已经被沉积到沟槽开口中的示例的高-k栅极电介质层203和金属栅极电极205。应当指出， 如果期望的话，可W在图1和图Γ的方法中的不同时间处执行运种RMG工艺。
[0033] 图1和图Γ中的方法可W可选地继续如通常进行的遮蔽(mask-off )114n-型（例 如，n-MOS)源极/漏极区（如果存在的话）W允许接触部图案化，W便与η-接触部分离地敞开 Ρ-接触部。在运些情况下，遮蔽114η-型区保护它们在随后的对Ρ-接触部的处理期间免受影 响。运也可W提供当独立地敞开η-接触部时为了接触部电阻减小的原因可W使用η-型特定 金属的益处。此外，如在常规的接触部处理中，由于Ρ和η-接触部金属不必进行连接，因此可 W得到另外的益处。可W在旨在用于具有n-MOS和P-M0S晶体管两者的CMOS器件的结构中使 用遮蔽114。
[0034] 图1中的方法继续蚀刻116W形成如在示例的所得到的结构2E中示出的源极/漏极 接触沟槽240。如还可W看到的，由于执行接触沟槽蚀刻116,因此重新暴露SiGe层218/220 W用于另外的处理。因为在图1中的示例的方法中，SiGe层218/220是牺牲的，因此可W使用 任何适当的干法和/或湿法蚀刻工艺。回忆起在其中遮蔽114η-接触区的可选情况下，在接 触沟槽蚀刻116期间可W仅重新暴露Ρ-型接触区。
[0035] 图Γ中的方法继续蚀刻116'W形成如在示例的所得到的结构2Ε'中示出的源极/ 漏极接触沟槽240'。如还可W看到的，由于执行接触沟槽蚀刻116'，因此重新暴露Si包覆层 222W用于另外的处理。在该示例的方法中，可W执行接触沟槽蚀刻116'，W便保留Si包覆 层222用于随后的沉积。在运种情况下，可W使用蚀刻停止层来帮助保留Si包覆层222,并且 可W在沉积110绝缘体层230之前沉积蚀刻停止层(其可W是氮化物、碳化物、或具有与绝缘 体层230足够不同的蚀刻速率的任何其它材料）。因此，当在其中使用蚀刻停止层的情况下 执行接触沟槽蚀刻116'时，可W执行第一蚀刻W从P-接触区中去除绝缘体层230,但是有效 地在蚀刻停止层处停止，并随后可W执行第二蚀刻W去除蚀刻停止层，但是有效地在Si包 覆层222处停止。
[0036] 图1中的方法继续蚀刻117W从源极/漏极区中去除牺牲SiGe层218/220，^形成在 图2F中示出的示例的所得到的结构。如在图2F中可W看到的，重新形成的源极/漏极腔212/ 214可W是与图2A中示出的源极/漏极腔相同或相似的腔。SWe层218/220(其在该实施例中 是牺牲层)可W使用对Si和绝缘体材料具有选择性的蚀刻117(例如，其将不会有效地去除 Si或绝缘体材料，或者W与去除SiGe层218/220的速率相比慢得多的速率去除Si或绝缘体 材料)来去除。运种选择性蚀刻可W包括例如包括水、硝酸、有机酸(醋酸或巧樣酸）、和/或 氨氣酸的湿法蚀刻，并且选择性蚀刻可W具有例如大约30Q A/min;的可用蚀刻速率。
[0037] 图1和图Γ中的方法继续在Si表面上的源极/漏极区中沉积118p-型富Ge材料。在 图1中的方法的情况下，富Ge层224/226沉积在Si衬底200的表面上，如在图2G中的示例的所 得到的结构中示出的。在图Γ中的方法的情况下，富Ge层224 7226 '沉积在Si包覆层222的 表面上，如在图2G'中的示例的所得到的结构中示出的。可W如在本文中不同地描述地(例 如，使用参照沉积108和109所讨论的技术或任何其它适当的沉积技术)执行沉积118。在某 些示例的情况下，可W对沉积118执行包括例如550或500摄氏度的最大溫度的处理。在运种 情况下，处理的热预算限制可W取决于在W上所描述的可选的RMG工艺期间用于栅极电极 的金属栅极材料。在某些示例的情况下，可W在原位或者在没有空气断路(air break)的情 况下执行蚀刻117 W去除牺牲SiGe层和沉积118富Ge层。
[003引在某些实施例中，富Ge层材料可W由至少50 %的Ge组成。因此，富Ge层可W由在 50%-100%的范围中的Ge组成。在某些实施例中，富Ge层可W包括Si (例如，SiGe)并且可W 由在50%-99%的范围中的66组成。在某些实施例中，富66材料可^包括锡（511)(例如， GeSn)，其具有多达15%的Sn。在某些运样的实施例中，富Ge材料还可W包括痕量级的Si(例 如，<5% )。回忆起富Ge层是P-型层并因此是P-型渗杂的（例如，渗杂B的）。在某些情况下， P-型富Ge层可大约2E20cm-3的水平来渗杂B。但是在某些实例中，P-型富Ge层可高 于祀19cm-3(W及在某些示例的情况下，多达祀21cm-3)的水平来渗杂B。
[0039] 图1和图Γ中的方法随后可W继续沉积120源极/漏极金属接触插塞250,得到图2H 和图2H'中示出的示例结构。在某些实施例中，源极/漏极金属接触插塞250可W包括侣或 鹤，但是可W使用常规的沉积工艺、使用任何适当的导电接触金属或合金，诸如银、儀-销或 儀-侣、或儀和侣的其它合金、或者铁。可W例如使用错化工艺(通常，沉积接触部金属并随 后进行退火)执行源极/漏极接触部的金属化。例如，可W使用在具有或不具有错预非晶化 注入的情况下利用儀、侣、儀-销或儀-侣或儀和侣的其它合金、或铁的错化来形成低电阻错 化物。如鉴于本公开内容将显而易见的，富Ge层可W允许金属-错化物的形成（例如，儀- 错)。
[0040] 错化工艺还可W允许显著地降低肖特基势垒高度和相比于常规的金属-娃化物系 统中的接触电阻增大的接触电阻。例如，常规的晶体管通常使用源极/漏极SiGe epi工艺， 其中Ge浓度在30%-40%的范围内。运种常规系统呈现出由epi/娃化物界面电阻所限制的 大约1400hm-um的外部电阻值，该电阻值是高的并且可能阻碍将来的栅极节距缩放。本公开 内容的某些实施例允许P-M0S器件中的外部电阻的显著增大(例如，对于给定的工作电压， 得到20%-30%的电流提高），其可W较好地支持P-M0S器件缩放。因此，如本文中不同地描 述的具有包括直接沉积在Si表面上的富Ge层的源极/漏极区的晶体管可W呈现与常规晶体 管相比相对较低的外部电阻值(例如，低接触电阻）。
[0041 ] 非平面配置
[0042] 例如可W使用罐式或纳米线/纳米带配置来实现非平面架构。围绕半导体材料的 薄带(通常被称为罐状物)构建罐式晶体管。晶体管包括标准的场效应晶体管(FET)节点，包 括栅极、栅极电介质、源极区、和漏极区。器件的导电沟道驻留在栅极电介质下方的罐状物 的外部侧上/内。具体来说，电流沿着罐状物的两个侧壁(与衬底表面垂直的侧部)并沿着罐 状物的顶部(平行于衬底表面的侧部)流动。因为运种配置的导电沟道实质上沿着罐状物的 Ξ个不同的外部平面区驻留，因此运些罐式设计有时候被称为Ξ栅极或finFET配置。其它 类型的罐式配置也是可用的，诸如所谓的双栅极finFET，其中导电沟道主要仅沿着罐状物 的两个侧壁驻留（而不沿着罐状物的顶部）。
[0043] 图1和图Γ中的方法可W应用于非平面的晶体管架构。图3A-3J'示出了根据本公 开内容的某些实施例的当针对非平面晶体管架构执行（图1和图Γ中）的那些方法时形成的 示例结构。如将意识到的，W上关于图1-Γ和图2Α-Η'的先前讨论同样适用于运里。为便于 描述，类似的附图标记用于标识图3A-3J'中的如在图2Α-Η'中使用的特征，除了图3A-3J'包 括300的附图标记，而图2Α-Η '包括200的附图标记(例如，衬底200类似于衬底300，栅极电极 204类似于栅极电极304、等等）。在可W在图3Α中看到的，所示出的非平面的配置被实现为 具有罐式结构，其包括衬底300和从衬底延伸穿过STI/隔离层301的罐状物310。
[0044] 图3Α示出了在衬底300上执行102STI(在该示例情况下，包括使STI材料凹进W形 成罐状物310)之后的所得到的结构。图3Β示出了在形成104栅极叠置体(包括虚设栅极电极 304和可选的虚设栅极电介质）之后的图3Α中的结构，在该示例的实施例中，栅极叠置体是 虚设/牺牲栅极叠置体(然而，不必是运种情况）。应当指出，在该实施例中，还在栅极叠置体 上方形成间隔体308,可能已经使用如W上所描述的间隔体沉积和蚀刻来形成间隔体308。 图3C示出了在蚀刻106源极/漏极区312/314之后的图3Β中的结构。图3D示出了在沉积108牺 牲SiGe层318/320之后的图3C中的结构。图3D'示出了在沉积108'功能SiGe层318 7320'和 Si包覆层322之后的图3C中的结构。W上讨论了牺牲SiGe层和功能SiGe层W及运些层的沉 积。
[0045] 图3E示出了在沉积110绝缘体层330之后的图3D中的结构。图3F示出了在去除112 虚设栅极叠置体(包括虚设栅极电极304) W重新暴露沟道区309之后的图3E中的结构。图3G 示出了在用新的栅极叠置体(例如，用新的栅极电介质和金属栅极电极305)替代112虚设栅 极叠置体之后的图3F中的结构。应当指出，在某些实施例中，去除/替代112栅极叠置体可W 是可选的工艺，如先前所描述的。图3H示出了在执行116接触沟槽蚀刻W便从将变为P-接触 部的区域中去除绝缘体330之后的图3G中的结构。图3H还示出了栅极叠置体上的可选的硬 掩模360。应当指出，在接触沟槽蚀刻116之前可能已经执行可选地遮蔽114η-接触区（如果 存在的话），W便仅敞开Ρ-接触区。还应当指出，如鉴于本公开内容将显而易见的，在实施例 中，Si包覆层322将在图3Ε-Η中示出，其包括功能SiGe层3187320'。
[0046] 图31示出了在进行蚀刻117W便从源极/漏极区中去除SiGe层318/320并形成源 极/漏极腔312/314之后的图3H中的结构。如可W在图31中看到的，重新形成的源极/漏极腔 312/314可W是与在图3C中示出的源极/漏极腔相同或类似的腔。图3J示出了在沉积118p- 型富Ge层324/326之后的图31中的结构。图3J'示出了在已经在Si包覆层322上沉积P-型富 Ge层324 7326'之后(在执行接触沟槽蚀刻116'之后）的得到的结构。在该实施例中，如先前 所描述的，SiGe层318 7320'是功能P-型层。如本文中所描述的，随后可W在图3J/J'的源 极/漏极区中沉积120金属插塞(未示出），W便为罐式P-M0S器件提供接触部。由于版图和设 计规则，将存在一些不具有接触沟槽或金属插塞的无源晶体管。运些虚设器件将在线末端 保留原始沉积的源极/漏极材料。
[0047] 例如，对于运些虚设器件，如在本文中不同地描述的SiGe层（不论是牺牲的、还是 功能的并用Si层包覆的）可W存在于源极/漏极区中，并且如在本文中不同地描述的在源 极/漏极接触沟槽蚀刻之后沉积的P-型富Ge层将不存在。
[0048] 如将进一步意识到的，应当指出，对如示出的罐式非平面配置的替代方案是双栅 极架构，其将包括位于罐状物310的顶部的电介质/隔离层。还应当指出，任何层(包括SiGe 层318/320和3187320'、Si包覆层322、W及富Ge层324/326和3247326'）的示例形状并非 旨在将本公开内容限制为任何特定的源极/漏极类型或形成工艺，鉴于本公开内容，其它形 状(例如，可W实现圆的、方形的或矩形的区域)将是显而易见的。
[0049]图4和图4'示出了根据本公开内容的某些实施例形成的纳米线晶体管结构的透视 图。与基于罐状物的晶体管类似地配置纳米线晶体管(有时候被称为环绕式栅极FET)，但是 代替罐状物使用了纳米线，并且栅极材料通常围绕所有侧上的沟道区。取决于具体设计，某 些纳米线晶体管具有例如四个有效栅极。如可W看到的，图4示出了被形成为具有牺牲SiGe 层的纳米线晶体管结构，并且图4'示出了被形成为具有功能SiGe层的纳米线晶体管结构， 如本文中不同地描述的。图4和图4'示出了具有两条纳米线410的纳米线沟道架构，但是其 它实施例可W具有任何数量的线。纳米线410可W例如利用P-沟道娃或错或SiGe纳米线来 实现。正如同在图3J中示出的罐式配置，在图4中示出的纳米线配置包括在源极/漏极区中 的Si衬底400上沉积富Ge层424/426。并且正如在图3J'中示出的罐式配置，在图4'中示出的 纳米线配置包括沉积在Si包覆层422(其沉积在功能P-型SiGe层4187420'上）上的富Ge层 424'/426'。
[00加]示例性系统
[0051] 图5示出了利用根据本公开内容的一个或多个实施例所配置的一个或多个晶体管 实现的计算系统1000。如可W看到的，计算系统1000容纳母板1002。母板1002可W包括若干 部件，包括但不限于处理器1004和至少一个通信忍片1006,其中每一个都可W物理地和/或 电气地禪合至母板1002,或者W其它方式集成在其中。如将意识到的，母板1002可W例如是 任何印刷电路板，不管是主板还是安装在主板上的子板或仅仅系统1000的板、等等。
[0052] 取决于其应用，计算系统1000可W包括可W或可W不物理地和电气地禪合至母板 1002的一个或多个其它部件。运些其它部件可W包括但不限于易失性存储器(例如，DRAM)、 非易失性存储器(例如，ROM)、图形处理器、数字信号存储器、密码存储器、忍片组、天线、触 摸屏显示器、触摸屏控制器、电池、音频编码解码器、视频编码解码器、功率放大器、全球定 位系统(GPS)设备、指南针、加速度计、蛇螺仪、扬声器、相机、大容量储存设备(诸如，硬盘驱 动器、压缩盘(CD)、数字多功能盘(DVD)等等）。计算系统1000中包括的部件中的任何部件都 可W包括如在本文中不同地描述的一个或多个半导体器件结构（例如，包括具有直接沉积 在Si表面上的富Ge层的源极/漏极区的P-M0S晶体管器件）。运些晶体管结构可W用于例如 实现板载处理器缓存或存储器阵列。在某些实施例中，多个功能可W集成到一个或多个忍 片中（比如，例如应当指出，通信忍片1006可W是处理器1004的部分或W其它方式集成到处 理器1004中）。
[0053] 通信忍片1006实现了用于将数据传输至计算系统1000并且从计算系统1000传输 数据的无线通信。术语"无线"及其派生词可W用于描述可W通过使用穿过非固态介质的经 调制的电磁福射传送数据的电路、设备、系统、方法、技术、通信信道等。该术语并不暗示相 关联的设备不包含任何导线，尽管在某些实施例中它们可能不包含。通信忍片1006可W实 施若干无线标准或协议的任何标准或协议，运些标准或协议包括但不限于Wi-Fi (IEEE 802.11系列）、胖1]^乂（16趾 802.16系列）、16趾 802.20、长期演进化了6)、6￥-00、服口八+、 HSDPA+、Η洲PA+、抓GE、GSM、GPRS、CDMA、TDMA、DECT、蓝牙、其衍生物、W 及被命名为3G、4G、 5G、和之后的任何其它无线协议。计算系统1000可W包括多个通信忍片1006。例如，第一通 信忍片1006可W专用于较短距离的无线通信（诸如NFC、Wi-Fi和蓝牙），而第二通信忍片 1006可W专用于较长距离的无线通信（诸如GPS、抓66、6?35、〔014、￥1]^乂、1；^、6￥-00、及其 它)。
[0化4] 计算系统1000的处理器1004包括封装在处理器1004内的集成电路。在某些实施例 中，处理器的集成电路管忍包括利用如在本文中不同地描述的一个或多个晶体管结构来实 现的板载存储电路。术语"处理器"可W指代对例如来自寄存器和/或存储器的电子数据进 行处理W将该电子数据转换成可W存储在寄存器和/或存储器中的其它电子数据的任何设 备或设备中的一部分。
[0055] 通信忍片1006还可W包括封装在通信忍片1006内的集成电路管忍。根据某些运种 示例的实施例，通信忍片的集成电路管忍包括利用如在本文中不同地描述的一个或多个晶 体管结构（例如，忍片上处理器或存储器)实现的一个或多个器件。如鉴于本公开内容将意 识到的，应当指出，多标准的无线能力可W直接集成到处理器1004中（例如，其中将任何忍 片1006的功能集成到处理器1004中，而不是具有分离的通信忍片）。还应当指出，处理器 1004可W是具有运种无线能力的忍片组。简言之，可W使用任何数量的处理器1004和/或通 信忍片1006。同样，任何一个忍片或忍片组可W具有集成在其中的多个功能。
[0056] 在各个实施方式中，计算系统1000可W是膝上型计算机、上网本、笔记本、智能电 话、平板设备、个人数字助理(PDA)、超级移动PC、移动电话、台式计算机、服务器、打印机、扫 描仪、监视器、机顶盒、娱乐控制单元、数码相机、便携式音乐播放器、或数字视频录像机。在 另外的实施方式中，计算系统1000可W是处理数据或采用如在本文中不同地描述的一个或 多个晶体管器件的任何其它电子设备。
[0057] 另外的示例实施例
[0058] 下面的示例设及另外的实施例，根据运些实施例，许多排列和配置将是显而易见 的。
[0059] 示例1是一种晶体管器件，包括:衬底，所述衬底具有沟道区；栅极电极，所述栅极 电极位于所述沟道区上方；W及源极/漏极区，所述源极/漏极区形成在所述衬底上和/或所 述衬底中并邻近所述沟道区，所述源极/漏极区中的每个都包括直接沉积在娃(Si)表面上 的P-型富错(Ge)层，其中，所述P-型富Ge层包括至少50%的Ge。
[0060] 示例2包括示例1的主题，其中，所述源极/漏极区中的所述Si表面是所述衬底的表 面。
[0061] 示例3包括示例1的主题，其中，所述源极/漏极区中的所述Si表面是沉积在P-型娃 错(SiGe)层上的Si包覆层的表面。
[0062] 示例4包括示例3的主题，其中，所述p-型SiGe层包括30-70%的Ge。
[0063] 示例5包括示例1-4中任何示例的主题，其中，所述P型富Ge层包括娃错(SiGe)。
[0064] 示例6包括示例1-4中任何示例的主题，其中，所述P型富Ge层包括具有多达15%的 Sn的错锡(GeSn)。
[0065] 示例7包括示例6的主题，其中，所述P型富Ge层还包括多达5%的Si。
[0066] 示例8包括示例1-7中任何示例的主题，其中，所述P型富Ge层是W高于化20cm-3的 水平渗杂棚(B)的。
[0067] 示例9包括示例1-8中任何示例的主题，其中，所述Si表面是未渗杂的或者具有低 于化19cm-3的渗杂水平。
[0068] 示例10包括示例1-9中任何示例的主题，还包括金属-错化物源极/漏极接触部。
[0069] 示例11包括一种CMOS器件，所述CMOS器件包括n-MOS器件和示例1-10中任何示例 的主题。
[0070] 示例12包括示例1-11中任何示例的主题，其中，所述器件具有平面配置、罐式配 置、纳米线配置、或纳米带配置。
[0071] 示例13包括一种集成电路，所述集成电路包括示例1-12中任何示例的主题。
[0072] 示例14包括示例13的主题，还包括另外的源极/漏极区，其中，所述另外的源极/漏 极区缺乏金属接触部并包括娃错(SiGe)层。
[0073] 示例15包括示例14的主题，其中，所述SiGe层包括15-30%的Ge并且是未渗杂的。
[0074] 示例16包括示例14的主题，还包括Si包覆层，所述Si包覆层沉积在所述SiGe层上， 其中，所述SiGe层包括30-70%的Ge并且是P-型渗杂的。
[0075] 示例17包括一种计算系统，所述计算系统包括示例1-16中任何示例的主题。
[0076] 示例18是一种用于形成晶体管器件的方法，所述方法包括：在具有沟道区的娃 (Si)衬底上执行浅沟槽隔离(STI);在所述沟道区上方形成栅极叠置体;在邻近所述沟道区 的源极/漏极区中沉积牺牲娃错(SiGe)层;在所述栅极叠置体和所述源极/漏极区的形貌上 方沉积绝缘体材料;执行源极/漏极接触沟槽蚀刻;蚀刻W从所述源极/漏极接触沟槽中去 除所述牺牲SiGe层并且重新暴露所述Si衬底的表面;W及在所述Si衬底的所述重新暴露的 表面上的所述源极/漏极接触沟槽中沉积P-型富错(Ge)层，其中，所述P-型富Ge层包括至少 50%的66。
[0077] 示例19包括示例18的主题，还包括:在所述栅极叠置体和所述源极/漏极区的形貌 上方沉积绝缘体材料之后，执行栅极替代工艺W替代所述栅极叠置体。
[0078] 示例20包括示例18-19中任何示例的主题，还包括:在执行源极/漏极接触沟槽蚀 刻之前遮蔽η-型区W仅暴露P-接触区。
[0079] 示例21包括示例18-20中任何示例的主题，还包括:在所述Ρ-型富错层上沉积金属 源极/漏极接触部。
[0080] 示例22包括示例18-21中任何示例的主题，其中，在低于500摄氏度的溫度下沉积 所述Ρ-型富Ge层。
[0081 ] 示例23包括示例18-22中任何示例的主题，其中，蚀刻W去除所述牺牲SiGe层包括 使用SiGe蚀刻，所述SiGe蚀刻对娃(Si)和绝缘体材料具有选择性。
[0082] 示例24包括示例18-23中任何示例的主题，其中，蚀刻W去除所述牺牲SiGe层是包 括水、硝酸、有机酸、和/或氨氣酸的湿法蚀刻。
[0083] 示例25包括示例18-24中任何示例的主题，其中，所述晶体管器件是P-M0S器件或 CMOS器件。
[0084] 示例26包括示例18-25中任何示例的主题，其中，所述器件具有平面配置、罐式配 置、纳米线配置、或纳米带配置。
[0085] 示例27包括示例18-26中任何示例的主题，其中，所述SiGe层包括15-30%的Ge并 且是未渗杂的。
[0086] 示例28包括示例18-27中任何示例的主题，其中，所述P型富Ge层包括娃错(SiGe)。
[0087] 示例29包括示例18-27中任何示例的主题，其中，所述P型富Ge层包括具有多达 15%的Sn的错锡(GeSn)。
[008引示例30包括示例29的主题，其中，所述P型富Ge层还包括多达5%的Si。
[0089] 示例31包括示例18-30中任何示例的主题，其中，所述P型富Ge层是W高于lE20cm-3 的水平渗杂棚(B)的。
[0090] 示例32是一种用于形成晶体管器件的方法，所述方法包括:在具有沟道区的衬底 上执行浅沟槽隔离（STI);在所述沟道区上方形成栅极叠置体；在邻近于所述沟道区的源 极/漏极区中沉积P-型娃错(SiGe)层;在所述P-型SiGe层上沉积娃(Si)包覆层;在所述栅极 叠置体和所述源极/漏极区的形貌上方沉积绝缘体材料;执行源极/漏极接触沟槽蚀刻；W 及在所述源极/漏极接触沟槽中的所述Si包覆层上沉积P-型富错(Ge)层，其中，所述P-型富 Ge层包括至少50%的Ge。
[0091] 示例33包括示例32的主题，还包括:在所述栅极叠置体和所述源极/漏极区的形貌 上方沉积绝缘体材料之后，执行栅极替代工艺W替代所述栅极叠置体。
[0092] 示例34包括示例32-33中任何示例的主题，还包括:在执行源极/漏极接触沟槽蚀 刻之前遮蔽η-型区W仅暴露P-接触区。
[0093] 示例35包括示例32-34中任何示例的主题，还包括:在所述Ρ-型富Ge层上沉积金属 源极/漏极接触部。
[0094] 示例36包括示例32-35中任何示例的主题，其中，在低于500摄氏度的溫度下沉积 所述P-型富Ge层。
[00M]示例37包括示例32-36中任何示例的主题，还包括:在沉积所述绝缘体层之前在所 述栅极叠置体和所述源极/漏极区的形貌上方沉积蚀刻停止层，其中，所述蚀刻停止层有助 于在源极/漏极接触沟槽蚀刻期间保护所述Si包覆层。
[0096] 示例38包括示例37的主题，其中，所述蚀刻停止层是氮化物材料或碳化物材料中 的一种。
[0097] 示例39包括示例32-38中任何示例的主题，其中，所述晶体管器件是P-M0S器件或 CMOS器件。
[0098] 示例40包括示例32-39中任何示例的主题，其中，所述器件具有平面配置、罐式配 置、纳米线配置、或纳米带配置。
[0099] 示例41包括示例32-40中任何示例的主题，其中，所述SiGe层包括30-70%的Ge。
[0100] 示例42包括示例32-41中任何示例的主题，其中，所述P型富Ge层包括娃错(SiGe)。
[0101] 示例43包括示例32-42中任何示例的主题，其中，所述P型富Ge层包括具有多达 15%的Sn的错锡(GeSn)。
[0102] 示例44包括示例43的主题，其中，所述P型富Ge层还包括多达5%的Si。
[0103] 示例45包括示例32-44中任何示例的主题，其中，所述P型富Ge层是W高于lE20cm-3 的水平渗杂棚(B)的。
[0104] 为了例示和描述的目的已经呈现了示例性实施例的先前描述。其并非旨在是详尽 的或将本公开内容限制为所公开的精确形式。鉴于本公开内容，许多修改和变型是可能的。 旨在本公开内容的范围并非由【具体实施方式】来限制，而是由其所附的权利要求书来限制。 要求本申请的优先权的将来提交的申请可不同的方式要求所公开的主题，并且可W通 常包括如本文中不同地公开的或者W其它方式证明的一个或多个限制的任何集合。
【主权项】
1. 一种晶体管器件，包括： 衬底，所述衬底具有沟道区； 栅极电极，所述栅极电极位于所述沟道区上方；以及 源极/漏极区，所述源极/漏极区形成在所述衬底上和/或所述衬底中并且邻近于所述 沟道区，所述源极/漏极区中的每个都包括直接沉积在硅(Si)表面上的P-型富锗(Ge)层，其 中，所述P-型富Ge层包括至少50%的Ge。2. 根据权利要求1所述的器件，其中，所述源极/漏极区中的所述Si表面是所述衬底的 表面。3. 根据权利要求1所述的器件，其中，所述源极/漏极区中的所述Si表面是沉积在p-型 硅锗(SiGe)层上的Si包覆层的表面。4. 根据权利要求3所述的器件，其中，所述p-型SiGe层包括30-70 %的Ge。5. 根据权利要求1所述的器件，其中，所述p型富Ge层包括硅锗(SiGe)。6. 根据权利要求1所述的器件，其中，所述p型富Ge层包括具有多达15%的Sn的锗锡 (GeSn)〇7. 根据权利要求6所述的器件，其中，所述p型富Ge层还包括多达5 %的Si。8. 根据权利要求1所述的器件，其中，所述p型富Ge层是以高于lE20cnf3的水平掺杂硼 (B)的。9. 根据权利要求1所述的器件，其中，所述Si表面是未掺杂的或具有低于lE19cnf3的掺 杂水平。10. 根据权利要求1所述的器件，还包括金属-锗化物源极/漏极接触部。11. 一种CMOS器件，所述CMOS器件包括n-MOS器件和根据权利要求1所述的器件。12. 根据权利要求1所述的器件，其中，所述器件具有平面配置、鳍式配置、纳米线配置、 或纳米带配置。13. -种集成电路，所述集成电路包括权利要求1-12中任一项所述的器件。14. 根据权利要求13所述的集成电路，还包括另外的源极/漏极区，其中，所述另外的源 极/漏极区缺乏金属接触部并包括硅锗(SiGe)层。15. -种计算系统，所述计算系统包括根据权利要求1-12中任一项所述的器件。16. -种用于形成晶体管器件的方法，所述方法包括： 在具有沟道区的硅(Si)衬底上执行浅沟槽隔离(STI); 在所述沟道区上方形成栅极叠置体； 在邻近于所述沟道区的源极/漏极区中沉积牺牲硅锗(SiGe)层； 在所述栅极叠置体和所述源极/漏极区的形貌上方沉积绝缘体材料； 执行源极/漏极接触沟槽蚀刻； 蚀刻以从所述源极/漏极接触沟槽中去除所述牺牲SiGe层并且重新暴露所述Si衬底的 表面；以及 在所述源极/漏极接触沟槽中、在所述Si衬底的所述重新暴露的表面上沉积p-型富锗 (Ge)层，其中，所述p-型富Ge层包括至少50%的Ge。17. 根据权利要求16所述的方法，其中，在低于500摄氏度的温度下沉积所述p-型富Ge 层。18. 根据权利要求16所述的方法，其中，蚀刻以去除所述牺牲SiGe层包括使用SiGe蚀 亥IJ，所述SiGe蚀刻对硅(Si)和绝缘体材料具有选择性。19. 根据权利要求16所述的方法，其中，蚀刻以去除所述牺牲SiGe层是包括水、硝酸、有 机酸、和/或氢氟酸的湿法蚀刻。20. 根据权利要求16-19中任一项所述的方法，其中，所述SiGe层包括15-30%的Ge并且 是未掺杂的。21. -种用于形成晶体管器件的方法，所述方法包括： 在具有沟道区的衬底上执行浅沟槽隔离(STI); 在所述沟道区上方形成栅极叠置体； 在邻近于所述沟道区的源极/漏极区中沉积P-型硅锗(SiGe)层； 在所述p-型SiGe层上沉积娃(Si)包覆层； 在所述栅极叠置体和所述源极/漏极区的形貌上方沉积绝缘体材料； 执行源极/漏极接触沟槽蚀刻；以及 在所述源极/漏极接触沟槽中的所述Si包覆层上沉积p-型富锗(Ge)层，其中，所述p-型 富Ge层包括至少50%的Ge。22. 根据权利要求21所述的方法，其中，在低于500摄氏度的温度下沉积所述p-型富Ge 层。23. 根据权利要求21所述的方法，还包括:在沉积所述绝缘体层之前在所述栅极叠置体 和所述源极/漏极区的形貌上方沉积蚀刻停止层，其中，所述蚀刻停止层有助于在源极/漏 极接触沟槽蚀刻期间保护所述Si包覆层。24. 根据权利要求23所述的方法，其中，所述蚀刻停止层是氮化物材料或碳化物材料中 的一种。25. 根据权利要求21-24中任一项所述的方法，其中，所述SiGe层包括30-70 %的Ge。
【文档编号】H01L21/336GK106062962SQ201480075937
【公开日】2016年10月26日
【申请日】2014年3月21日
【发明人】G·A·格拉斯, A·S·默西, T·加尼, Y·庞, N·G·米斯特卡维
【申请人】英特尔公司