专利名称：一种低电流失配、低电流变化的电荷泵电路的制作方法
技术领域：
本发明属于 时钟技术领域，具体涉及一种适用于基于标准CMOS工艺的电荷泵型锁相环电路的电荷泵电路。
背景技术：
时钟作为应用最为广泛的模块之一，它的性能会直接影响到系统的最终的性能指标，高性能电荷泵型时钟电路一直以来都是集成电路中研究的热点。电荷泵电路电流的失配直接影响到时钟电路的相位噪声以及杂散的大小，在锁相环锁定没有锁定的情况下，其主要功能就是将系统中的相位差转变为电流输出，再经过低通滤波器产生输出电压从而达到调整压控振荡器的输出频率的作用；在锁相环锁定的情况下，其主要功能是稳定压控振荡器的压控电压作用，从而使得压控振荡器处于稳定的频率输出状态。传统电荷泵电路主要是通过增加输出阻抗，从而达到降低由于输出电压变化而引起的冲、放电电流的失配，主要方法有1)增加输出管的沟道长度；2)利用共源共栅结构； 3)利用运算放大器组成负反馈回路；4)增益自举。以上这些技术的运用有效地降低了由于输出电压变化而引起的冲、放电电流的失配，但是这些结构只解决了静态电流的失配，而忽略了电流的动态失配和电流的变化。
发明内容
本发明的主要目的在于提供一种基于CMOS工艺的，适用于电荷泵型锁相环电路低电流失配、低电流变化的电荷泵电路结构，以解决电路中冲、放电电流的失配、由输出电压引起的电流的变化和电流的动态失配。本发明提供的一种基于CMOS工艺的，适用电荷泵型锁相环电路的电荷泵结构，包括一个具有正输出电压系数的电流支路和具有负输出电压系数的电流支路，两个电路组成了一个低电流失配、低电流变化的电荷泵结构，如图1所示。两个电流支路通过输出端相连，输出端总的冲电电流由组成，总的放电电流由组成-’Iupl、Iup2第一负反馈回路的充电电流和第二负反馈回路的充电电流，Idnl, 第一负反馈回路的放电电流和第二负反馈回路的放电电流。上述方案中，由偏置电路提供最基本的偏置电流，运算放大器与pM0S晶体管MPl+和MP2+管组成第一负反馈回路，用于保证运放的正输入端电压Vnj与运放4 的负输入端电压相等，以降低其充电电流与其放电电流之间的失配；由运算放大器(ρ与nMOS晶体管MNl-和MN3-管组成第二负反馈回路，用于保证运放J1^的正输入端电压Vn2与运放4的负输入端电压Vout相等，以降低其充电电流与其放电电流之间的失配。上述方案中，由于晶体管的沟道调制效应，充电电流/_和放电电流具有正的输出电压系数，而充电电流和放电电流具有负的输出电压系数，利用正电压系数冲电流和负电压系数冲电电流相加组成总的充电电流，从而降低了总的输出冲电电流沟道调制系数；同理利用正电压系数放电流和负电压系数放电电流相加组成总的充电电流，从而降低了总的输出放电电流IdnAIdn2沟道调制系数。上述方案中，nMOS晶体管丽7+用来加快晶体管MP4+漏端节点P+的放电速度和降低由晶体管MP4+的时钟馈通效应；nMOS晶体管丽7-用来加快晶体管MP4-漏端节点P-的放电速度和降低由晶体管MP4-的时钟馈通效应；pMOS晶体管MP7+用来加快晶体管MN4+漏端节点N+的放电速度和降低由晶体管MN4+的时钟馈通效应；pMOS晶体管MP7-用来加快晶体管MN4-漏端节点N-的放电速度和降低由晶体管MN4-的时钟馈通效应。从上述技术方案可以看出，本发明具有以下有益效果
1、利用本发明，可以有效降低冲、放电电流的失配当输出端电压变化时；
2、禾Ij用本发明，可以有效降低冲、放电电流的变化当输出端电压变化时；
3、利用本发明，可以有效降低相位差与输出电流的非线性；
4、利用本发明，可以在功耗、噪声、宽带、速度等性能之间得到很好的折中。
图1为本发明提供的具有小的电流失配、电流变化的电荷泵电路。图2为本发明的具有正输出电压系数的电荷泵基准电流偏置电路。图3为本发明提供的电荷泵具有正输出电压系数电流电路。图4为本发明的具有负输出电压系数的电荷泵基准电流偏置电路。图5为本发明提供的电荷泵具有负输出电压系数电流电路。
具体实施例方式下面结合附图对本发明进一步详细说明。图1为本发明提供的新型具有低电流失配、电流变化的电荷泵电路图。该结构包括两个运算放大器和Λ,、产生与输出电压成正比的电荷泵电流支路、产生与输出电压成反比的电荷泵电流支路。成正比的电荷泵电流支路与成反比的电荷泵电流支路通过输出端相连，输出端总的冲电电流由组成，总的放电电流由I-—I-组成。图2为本发明提供的新型电荷泵具有正输出电压系数的电荷泵基准电流偏置电路。该结构中包括了一个输入电流/Aias，由晶体管丽1和丽2组成。丽1的源端和丽2的漏端相连接，栅与漏端相连接，栅电压Vj为后级电路提供偏置；丽2管的栅与电源电压相连， 源端与地VSS相连。图3为本发明提供的新型电荷泵具有正输出电压系数的电荷泵关键电路。该结构中包括了一个运算放大器、参考电流电路和电荷泵输出电流支路。晶体管丽1+、丽2+、 MP1+、MP3+组成参考电流支路，丽2+管源端与地VSS相连，漏端与丽1+源端相连，栅端与电源电压相连；MNl+漏端与MPl+漏端以及运算放大器正输入端Vnj相连，栅端与偏置电压Vj 相连；MPl+源端与MP3+漏端相连，栅端与放大器Jw输出端相连；MP3+源端与电源电压VDD 相连，栅与地VSS相连。晶体管丽3+、MN4+、MP2+、MP4+组成输出电流支路，MN4+管源端与地VSS相连，漏端与丽3+源端以及MP7+漏端相连，栅端与控制信号DN相连；丽3+漏端与 MP2+漏端以及运算放大器负输入端U目连，栅端与偏置电压^相连；MP2+源端与MP4+漏端以及丽7+漏端相连，栅端与放大器Jw输出端相连；MP4+源端与电源电压VDD相连，栅与控制信号UP相连；丽7+和MP7+为快速放电晶体管，丽7+漏端与MP4+漏端相连，栅与控制电压UP相连，源端与地VSS相连；MP7+漏端与MN4+漏端相连，栅与控制电压DN相连，源端与电源电压VDD相连。图4为本发明提供的新型电荷泵具有负输出电压系数的电荷泵基准电流偏置电路。该结构中包括了晶体管MN5、MN6、MP5和MP6。丽6源端与地VSS相连，漏端与丽5源端相连，栅与电源电压VDD相连；丽5栅端与电压6相连，漏端与MP5的漏端相连；MP5管的栅与漏端相连接，栅源电压V2为后级电路提供偏置；MP6管的栅与地VSS相连，源端与电源电压VDD相连。 图5为本发明提供的新型电荷泵具有负输出电压系数的电荷泵关键电路。该结构中包括了一个运算放大器(,、参考电流电路和电荷泵输出电流支路。晶体管丽1-、丽2_、 MP1-、MP3-组成参考电流支路，丽2-管源端与地VSS相连，漏端与丽1-源端相连，栅端与电源电压相连；MNl-漏端与MPl-漏端以及运算放大器J⑵正输入端G相连，栅端与运算放大器Λρ输出端相连；MPl-源端与ΜΡ3-漏端相连，栅端与偏置电压&相连；ΜΡ3-源端与电源电压VDD相连，栅与地VSS相连。晶体管ΜΝ3-、ΜΝ4-、ΜΡ2-、ΜΡ4-组成输出电流支路，ΜΝ4-管源端与地VSS相连，漏端与丽3-源端以及ΜΡ7-漏端相连，栅端与控制信号DN相连；丽3-漏端与ΜΡ2-漏端以及运算放大器Α,负输入端相连，栅端与运算放大器输出端相连； ΜΡ2-源端与ΜΡ4-漏端以及丽7-漏端相连，栅端与偏置电压&相连；ΜΡ4-源端与电源电压 VDD相连，栅与控制信号UP相连；丽7-和ΜΡ7-为快速放电晶体管，丽7-漏端与ΜΡ4-漏端相连，栅与控制电压UP相连，源端与地VSS相连；ΜΡ7-漏端与ΜΝ4-漏端相连，栅与控制电压DN相连，源端与电源电压VDD相连。
权利要求
1.一种适用电荷泵型锁相环电路的低电流失配、低电流变化的电荷泵电路，其特征在于，该电路结构包括一个具有正输出电压系数的电流电路和具有负输出电压系数的电流电路，两个电流电路组成一个低电流失配、低电流变化的电荷泵结构；两个电流支路通过输出端相连，输出端总的冲电电流由Iupl—Iup2组成，总的放电电流由Idnl—Idn2组成；其中，Iupl ,Iup2 分别为第一负反馈回路的充电电流和第二负反馈回路的充电电流，Idnl, 分别为第一负反馈回路的放电电流和第二负反馈回路的放电电流；由偏置电路提供最基本的偏置电流；由第一运算放大器屯与第一 PMOS晶体管MPl+和第二MP2+管组成第一负反馈回路，用于保证第一运算放大器(7的正输入端电压I与第一运算放大器的负输入端电压相等，以降低其充电电流与其放电电流之间的失配；由第二运算放大器Je与第一 nMOS晶体管MNl-和第二 nMOS晶体管MN3-管组成第二负反馈回路，用于保证第二运算放大器Α,的正输入端电压与第二运算放大器Α,的负输入端电压相等，以降低其充电电流与其放电电流之间的失配；具有正输出电压系数的充电电流和具有负输出电压系数的充电电流/_相加组成总的输出电流，从而降低总冲电流电流的输出电压系数；具有正输出电压系数的放电电流Idnl和具有负输出电压系数的放电电流Idn2相加组成总的输出电流，从而降低总放电电流的输出电压系数。
2.根据权利要求1所述的电荷泵电路，其特征在于具有负输出电压系数的电荷泵基准电流偏置电路；该偏置电路包括一个输入电流/Aias，由第一晶体管Mm和第二晶体管MN2组成；第一晶体管MNl的源端和第二晶体管MN2的漏端相连接，第一晶体管MNl的栅与漏端相连接，第一晶体管丽1栅电压Vj为后级电路提供偏置；第二晶体管丽2的栅与电源电压相连，源端与地VSS相连。
3.根据权利要求2所述的电荷泵电路，其特征在于所述具有正输出电压系数的电流电路，包括一个第一运算放大器<7、第一参考电流电路和电荷泵第一输出电流支路；晶体管丽1+、晶体管丽2+、晶体管MP1+、晶体管MP3+组成第一参考电流电路；晶体管丽2+管源端与地VSS相连，晶体管丽2+管漏端与晶体管丽1+源端相连，晶体管丽2+管栅端与电源电压相连；晶体管MNl+漏端与晶体管MPl+漏端以及第一运算放大器正输入端Vn!相连，晶体管丽1+栅端与偏置电压Vj相连；晶体管MPl+源端与晶体管MP3+漏端相连，晶体管MPl+ 栅端与放大器输出端相连；晶体管MP3+源端与电源电压VDD相连，晶体管MP3+栅与地 VSS相连；晶体管丽3+、晶体管MN4+、晶体管MP2+、晶体管MP4+组成第一输出电流支路；晶体管MN4+管源端与地VSS相连，晶体管MN4+漏端与晶体管丽3+源端以及晶体管MP7+漏端相连，晶体管MN4+栅端与控制信号DN相连；晶体管丽3+漏端与晶体管MP2+漏端以及第一运算放大器负输入端Vout相连，晶体管丽3+栅端与偏置电压Vj相连；晶体管MP2+源端与晶体管MP4+漏端以及晶体管丽7+漏端相连，晶体管MP2+栅端与第一运算放大器输出端相连；晶体管MP4+源端与电源电压VDD相连，晶体管MP4+栅与控制信号UP相连；晶体管丽7+和晶体管MP7+为快速放电晶体管，晶体管丽7+漏端与晶体管MP4+漏端相连，晶体管丽7+栅与控制电压UP相连，晶体管丽7+源端与地VSS相连；晶体管MP7+漏端与晶体管MN4+漏端相连，晶体管MP7+栅与控制电压DN相连，晶体管MP7+源端与电源电压VDD相连。
4.根据权利要求3所述的电荷泵电路，其特征在于具有负输出电压系数的电荷泵基准电流偏置电路，该电路包括晶体管丽5、晶体管MN6晶体管、MP5和晶体管MP6 ；晶体管MN6源端与地VSS相连，晶体管MN6漏端与晶体管丽5源端相连，晶体管MN6栅与电源电压VDD相连；晶体管丽5栅端与电压Vj相连，晶体管丽5漏端与晶体管MP5的漏端相连；晶体管MP5 的栅与漏端相连接，晶体管MP5栅源电压V2为后级电路提供偏置；晶体管MP6的栅与地VSS 相连，晶体管MP6源端与电源电压VDD相连。
5.根据权利要求4所述的电荷泵电路，其特征在于所述具有负输出电压系数的电流电路，包括一个第二运算放大器Ap第二参考电流电路和电荷泵第二输出电流支路；其中，晶体管丽1-、晶体管丽2_、晶体管MP1-、晶体管MP3-组成第二参考电流电路，晶体管丽2-管源端与地VSS相连，晶体管丽2-漏端与晶体管丽1-源端相连，晶体管丽2-栅端与电源电压相连；晶体管丽1-漏端与晶体管MPl-漏端以及第二运算放大器正输入端U相连， 晶体管MNl-栅端与第二运算放大器输出端相连；晶体管MPl-源端与晶体管MP3-漏端相连，晶体管MPl-栅端与偏置电压&相连；晶体管MP3-源端与电源电压VDD相连，晶体管 MP3-栅与地VSS相连；晶体管丽3_、晶体管MN4-、晶体管MP2-、晶体管MP4-组成第二输出电流支路；晶体管MN4-管源端与地VSS相连，晶体管MN4-漏端与晶体管丽3-源端以及晶体管MP7-漏端相连，晶体管MN4-栅端与控制信号DN相连；晶体管丽3-漏端与晶体管MP2-漏端以及第二运算放大器负输入端Vout相连，晶体管MN3-栅端与第二运算放大器输出端相连；晶体管MP2-源端与晶体管MP4-漏端以及晶体管丽7-漏端相连，晶体管MP2-栅端与偏置电压&相连；晶体管MP4-源端与电源电压VDD相连，晶体管MP4-栅与控制信号UP 相连；晶体管MP4-和晶体管MP7-为快速放电晶体管，晶体管丽7-漏端与晶体管MP4-漏端相连，晶体管丽7-栅与控制电压UP相连，晶体管丽7-源端与地VSS相连；晶体管MP7-漏端与晶体管MN4-漏端相连，晶体管MP7-栅与控制电压DN相连，晶体管MP7-源端与电源电压VDD相连。
全文摘要
本发明属于时钟技术领域，具体公开了一种基于标准CMOS工艺的，适用于电荷泵型锁相环电路的低电流失配、低电流变化的电荷泵电路结构。这种电荷泵电路由电流偏置电路、参考电流电路、输出电流电路和放大器构成。本发明利用放大器构成负反馈回路来降低由于输出端电压变化而引起的冲电电流和放电电流的不匹配；利用具有正输出电压系数电流和具有负输出电压系数电流相加，从而达到在输出端电压变化时降低总的冲、放电电流的变化。本发明可有效地降低冲、放电电流的失配以及电流的变化。本发明电路同时具备高速、低功耗以及低噪声的性能。
文档编号H02M3/07GK102185473SQ20111007478
公开日2011年9月14日 申请日期2011年3月28日 优先权日2011年3月28日
发明者付健, 梅年松, 黄煜梅 申请人:复旦大学