多网口高速数据传输架构的制作方法

文档序号:7454321阅读:392来源:国知局
专利名称:多网口高速数据传输架构的制作方法
技术领域
本实用新型属于智能电网采样值传输领域,尤其是适用于在智能变电站的过程层和间隔层需要对采样值进行传送,需要输出多路采样值信号的情况的数据传输架构。
背景技术
目前国家正在大力发展智能电网,其显著的一个特点就是采样值传输数字化,在一些具体应用中需要单个设备输出多路采样值信号,标准中规定每帧发送间隔误差不超过 10微秒,且所有发送的数据都带有时间信息,这就对处理的性能有很高的要求。目前大多数解决办法为多处理器并行处理,或者单片高性能处理器通过外部总线扩展多路网卡。这些做法不仅增加了设备成本,还对设备的程序带来很多苛刻的要求,实现起来困难重重,即便实现后运行的稳定性也不好保证。另外还有一小部分采用交换芯片实现多路发送,这种做法虽然可以实现物理多路发送,但是多物理接口发送的内容为相同的,此做法只能满足很小一部分应用,不具备通用性。智能电网中的采样值传输普遍为基于以太网的IEC61850-9-2格式,此报文发送频率为4000次/秒,而且要求每帧的发送间隔误差不大于10微秒,假如设备需要多路以太网发送,那么100M以内的单片机已经无法满足这么苛刻的要求,即便是用高性能DSP或者 ARM9等平台,留下来做其他数据处理的资源也有限了。
发明内容本实用新型的目的是解决如上问题,提供一种多网口高速数据传输架构。本实用新型采用的技术方案是多网口高速数据传输架构,包括CPU单元、FPGA单元和网络芯片,所述CPU单元分别通过数据线、地址线和控制信号线与所述FPGA单元相连, 所述FPGA单元通过数据线和控制信号线与所述网络芯片相连。进一步,所述CPU单元的主频为10M-100M。更进一步,所述CPU单元为ARM7。进一步,所述网络芯片的数量为1-12。本实用新型具有的优点和积极效果是本方案采用单片100M以内ARM7就可实现系统要求,降低了设备成本;使相邻两包的发送间隔误差小于1微秒,提高了设备性能;每扩展一路以太网对系统的要求大幅降低,本方案所用硬件可满足12路以太网数据发送;每个网络完全独立。

图1是本实用新型的系统框图。
具体实施方式
[0013]如图1所示,本实用新型包括主频为60M的ARM7 CPU单元、FPGA单元和网络芯片, 所述CPU单元分别通过数据线、地址线和控制信号线与所述FPGA单元相连,所述FPGA单元通过数据线和控制信号线与12个所述网络芯片并行相连。CPU单元负责采集并处理采样值数据,数据被处理成以以太网帧为单位的一个或多个数据包,并具有一定的缓冲空间,CPU单元根据配置的参数,通过数据线将以太网帧送给FPGA单元,FPGA单元内部针对每个物理以太网接口都有一个时间计数器,当达到发送间隔时间会触发一次新的数据帧发送,其在和CPU单元接口的缓冲区中找到将要发送的数据包,通过FPGA单元和以太网控制器之间的数据线将数据传送给网络芯片。当所有网络接口发送数据相同时,CPU单元给FPGA单元的数据帧只有一种,通过地址线和控制信号线告知FPGA单元数据包需要所有物理接口并发式传送,此时所有物理以太网接口计数器值为同一值,且通过数据线以并发的形式送给各个网络芯片,此时所有网络接口同时启用发送,基本为0误差。当需要发送几种不同数据时,CPU单元分别将不同的几种数据帧送给FPGA单元, 并通过地址线和控制信号线告知FPGA单元当前种类数据帧需要通过哪个或者哪几个网络芯片发送,发送数据相同的网络接口的时间计数器值也相同,FPGA单元通过和网络芯片的总线并发式传送给相应的网络芯片,不同种类的数据帧依次发送给相应的网络芯片,此时发送数据内容相同的网络接口之间为0误差,发送内容不同的网络接口之间有一定的误差,不同的网络接口的时间误差在1微秒内,相同的网络接口基本0误差。以上对本实用新型的一个实施例进行了详细说明,但所述内容仅为本实用新型的较佳实施例,不能被认为用于限定本实用新型的实施范围。凡依本实用新型申请范围所作的均等变化与改进等,均应仍归属于本实用新型的专利涵盖范围之内。
权利要求1.多网口高速数据传输架构,包括CPU单元、FPGA单元和网络芯片,其特征在于所述 CPU单元分别通过数据线、地址线和控制信号线与所述FPGA单元相连,所述FPGA单元通过数据线和控制信号线与所述网络芯片相连。
2.根据权利要求1所述的多网口高速数据传输架构,其特征在于所述CPU单元的主频为 10M-100M。
3.根据权利要求2所述的多网口高速数据传输架构,其特征在于所述CPU单元为 ARM7。
4.根据权利要求1所述的多网口高速数据传输架构,其特征在于所述网络芯片的数量为1-12。
专利摘要本实用新型提供多网口高速数据传输架构,包括CPU单元、FPGA单元和网络芯片,所述CPU单元分别通过数据线、地址线和控制信号线与所述FPGA单元相连,所述FPGA单元通过数据线和控制信号线与所述网络芯片相连。本实用新型的有益效果是本方案采用单片100M以内ARM7就可实现系统要求,降低了设备成本;使相邻两包的发送间隔误差小于1微秒,提高了设备性能;每扩展一路以太网对系统的要求大幅降低,本方案所用硬件可满足12路以太网数据发送;每个网络完全独立。
文档编号H02J13/00GK202334008SQ20112052819
公开日2012年7月11日 申请日期2011年12月15日 优先权日2011年12月15日
发明者刘志明, 刘海涛, 吕燕石, 屈国旺, 张虎祥, 王强, 陈洪雨, 陈贺 申请人:天津科林电气有限公司
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