专利名称：一种防自激电压输出电路的制作方法
技术领域：
本实用新型涉及一种防自激电压输出电路。
背景技术：
开关电源或者D类功放输出为数字信号，输出级为rail-to - rail结构，并且应用时输出级直接和电感或者喇叭(喇叭中有很大寄生电感)相连。由于输出级电压的快速跳变，在电感的作用下会产生很大的自激电压，特别是在有大电流输出的时候，自激电压尤为明显，这个自激电压产生EMI干扰，并且容易损坏芯片。输出级的rail-to-rail结构是大功率的P型场效应管(PMOS)和N型场效应管(NMOS)作为开关推挽输出结构，为防止大功率开关管交替开关时产生巨大的脉冲电流(Glitch)，所以在控制两个开关管时先将其中一个关掉再将另一个打开，即·break-before-make,这个过程中存在一个死区(dead zone),即有段短暂时间PMOS和NMOS同时处于关断状态，在这期间与输出级相连的电感失去了延续电流的通路，由于电感的电流惯性作用，使得输出接点产生高于电源或者低于地的电压，这就是自激电压。要抑制自激电压的产生就要尽量消除死区时间，也就是去掉break-before-make控制，但若没有break-before-make控制就会产生从电源到地的glitch电流,这将影响电源电压的稳定，甚至会损坏电源。本实用新型旨在消除这两点之间的矛盾，既要防止巨大的glitch电流的产生又要抑制自激电压。新型内容由于现有技术的上述问题，本实用新型提出一种防自激电压输出电路，其可以有效的解决现有技术的上述问题，实现防止巨大的glitch电流的产生又抑制自激电压。本实用新型通过以下技术方案解决上述问题—种防自激电压输出电路，其中，第一输出级功率开关管一端与第二输出级功率开关管相连，且两者间连接有一电压输出端，该第一输出级功率开关管另一端与驱动上拉管和第一钳位管相连，第二输出级功率开关管与驱动下拉管相连，该驱动上拉管与驱动下拉管通过一第一钳位管相连，第二钳位管并联于第一钳位管上，且该第一钳位管和第二钳位管各连接一电压，该驱动上拉管及驱动下拉管分别连接第一开关控制信号、第二开关控制信号，由反馈管和反馈控制开关串联成的第一反馈体、第二反馈体分别并联于第一输出级功率开关管、第二输出级功率开关管的两端，且反馈控制开关上各分别相应的设有第三开关控制信号、第四开关控制信号，第二输出级功率开关管、驱动级下拉管及第一反馈体的反馈管接地，第一输出级功率开关管、驱动级上拉管和第二反馈体的反馈管连接一电压输入端。作为本实用新型的进一步特征，第一输出级功率开关管、驱动级上拉管、第二钳位管、第二反馈体的反馈管、第二反馈体的反馈控制开关依次为第一、第二、第三、第四、第五P型场效应管；第二输出级功率开关管、驱动级下拉管、第一钳位管、第一反馈体的反馈管、第一反馈体的反馈控制开关依次为第一、第二、第三、第四、第五N型场效应管。作为本实用新型的进一步特征，第一 P型场效应管的源极连接一电压输入端，其栅极连接第二 P型场效应管的漏极和第三N型场效应管的漏极，其漏极连接一电压输出端及第一 N型场效应管的漏极；第二 N型场效应管的漏极连接第一 N型场效应管的栅极和第三N型场效应管的源极，其源极接地且其栅极连接第二开关控制信号；第二 P型场效应管的栅极连接第一开关控制信号，其源极连接一电压输入端，其漏极与第三N型场效应管的漏极相连；第三P型场效应管的源极和漏极分别连接第一 P型场效应管的栅极和第一 N型场效应管的栅极，其栅极和第三N型场效应管的栅极分别连接一电压输入端； 第五N型场效应管的漏极与第一 P型场效应管的栅极相连，其栅极连接一第三开关控制信号，其源极连接第四N型场效应管的漏极，该第四N型场效应管的栅极与第一 P型场效应管的漏极和电压输出端相连，其源极接地；第四P型场效应管的源极连接一电压输入端，其栅极连接电压输出端和第一 N型场效应管的漏极，其漏极连接第五P型场效应管的源极，且该第五P型场效应管的栅极连接第四开关控制信号，其漏极与第一 N型场效应管的栅极相连。作为本实用新型的进一步特征，第三P型场效应管栅极连接的电压输入端的电压用以下公式表示Vp= Vdd-2X (Vthp+ Vsatp)，其中Vdd为电源电压，Vthp为第三P型场效应管的阈值电压，Vsatp为第三P型场效应管的过驱动电压。作为本实用新型的进一步特征，第三N型场效应管栅极连接的电压输入端的电压用以下公式表示Vn=2X (Vthn+ Vsatn)，其中Vthn为第三N型场效应管的阈值电压，Vsatn为第三N型场效应管的过驱动电压。作为本实用新型的进一步特征，第一开关控制信号、第二开关控制信号、第三开关控制信号、第四开关控制信号按照第三控制信号、第一控制信号、第四控制信号、第二控制信号的顺序进行。由于使用了上述技术手段，本实用新型的优点如下本实用新型精确的控制P型场效应管和N型场效应管的控制电压时序，使得P型场效应管的关断和N型场效应管打开，或者P型场效应管的打开和N型场效应管关断有着极端时间的交叠，这样既消除了死区时间同时避免了大的脉冲电流。
图I为本实用新型的结构示意图；图2为本实用新型的输出级和驱动级电路图；图3为本实用新型的时序控制电路图；图4为本实用新型的开关控制信号时序图；图5为本实用新型的输出级和驱动级各节点信号波形。图中1，第一输出及功率开关管；2，第二输出级功率开关管；3，驱动上拉管；4，驱动下拉管；5，第一钳位管；6，第二钳位管；7，第一反馈体；8，第二反馈体；9，反馈控制开关；10，反馈管；11，电压输出端；12，第一开关控制信号；13，第二开关控制信号；14，第三控制开关信号；15，第四开关控制信号具体实施方式
下面结合具体实施方式
，详细描述本实用新型。结合图I所示，为本实用新型的结构示意图，其中，第一输出级功率开关管I与第二输出级功率开关管2相连，且两者间连接有一电压输出端11，该第一输出级功率开关管I与驱动上拉管3相连，第二输出级功率开关管2与驱动下拉管4相连，该驱动上拉管3与驱动下拉管4通过一第一钳位管5相连，第二钳位管6并联于第一钳位管5上，且该第一钳位管5和第二钳位管6分别连接一电压Vn、Vp,该驱动上拉管3及驱动下拉管4分别连接一第一开关控制信号12、第二开关控制信号13，由反馈管10和反馈控制开关9串联成的第一反馈体7、第二反馈体8分别并联于第一输出级功率开关管I、第二输出级功率开关管2的两端，且反馈控制开关9上各分别相应的设有第三开关控制信号14、第四开关控制信号15，第二输出级功率开关管2、驱动级下拉管4及第一反馈体7的反馈管10接地，第一输出级功率开关管I、驱动级上拉管3和第二反馈体8的反馈管10连接一电压输入端。
·[0030]其中，第一输出级功率开关管I、驱动级上拉管3、第二钳位管6、第二反馈体的反馈管10、第二反馈体的反馈控制开关9依次为第一、第二、第三、第四、第五P型场效应管(PMOSI、PM0S2、PM0S3、PM0S4、PM0S5 )；第二输出级功率开关管2、驱动级下拉管4、第一钳位管5、第一反馈体的反馈管10、第一反馈体的反馈控制开关9依次为第一、第二、第三、第四、第五 N 型场效应管(NM0S1、NM0S2、NM0S3、NM0S4、NM0S5)。结合图2和图3所述，其具体的连接关系为，PMOSl的源极连接一电压输入端，其栅极连接PM0S2的漏极和NM0S3的源极，其漏极连接一电压输出端11及PMOSl的源极；NM0S2的漏极连接NMOSl的栅极和NM0S3的源极，其源极接地且其栅极连接第二开关控制信号(Φ2) 13 ； PM0S2的栅极连接第一开关控制信号(Φ I) 12，其源极连接一电压输入端，漏极与NM0S3的漏极相连；PM0S3的源极和漏极分别连接PMOSl的栅极和NMOSl的栅极，其栅极和NM0S3的栅极分别连接一电压输入端；NM0S5的漏极与PMOSl的栅极相连，其栅极连接一第三开关控制信号(Φ 3) 14，其源极连接NM0S4的漏极，该NM0S4的栅极与PMOSl的漏极和电压输出端相连，其源极接地；PM0S4的源极连接一电压输入端，其栅极连接电压输出端11和NMOSl的漏极，其漏极连接PM0S5的源极，且该PM0S5的栅极连接第四开关控制信号(Φ4) 15，其漏极与NMOSl的栅极相连。其中，PM0S3栅极连接的电压输入端的电压Vp=电源电压Vdd-2 (PM0S3阈值电压Vthp+ PM0S3过驱动电压)；NM0S3栅极连接的电压输入端的电压Vn=2 (NM0S3阈值电压Vthn+ NM0S3过驱动电压)。图2中Vgp和Vgn分别为PMOSl和NMOSl的栅端电压；in为输入信号。工作原理为假设输入的信号in初始值为low，根据图3中电路的逻辑关系可知，Φ1、Φ2、Φ3、Φ4也为low，于是PM0S2为导通状态，NM0S2为关断状态，Vgp和Vgn最终将约等于电源电压Vdd，PMOSl关断而NMOSl导通，电压输出端11 (out)输出电压为low。当输入信号in从low上升为high时，如图4所示，四个开关控制信号按照第三控制信号Φ 3、第一控制信号Φ I、第四控制信号Φ4、第二控制信号Φ2的顺序进行，依次变为high，NM0S5先导通，然后PM0S2关断，接着PM0S5也关断，最后NM0S2导通，于是Vgn从Vdd逐渐往下降，这个过程具体为一开始，Vgp ^ Vgn ^ Vdd,由于Vn=2 (Vthn+Vsatn)〈Vgn,所以NM0S3处于关断状态；而 Vp=Vdd-2 (Vthp+Vsatp)，PM0S3 栅源电压差为 | Vgs (Mp3) | =Vdd_Vp=2 (Vthp+Vsatp) >Vthp,PM0S3管处于导通状态,于是Vgp和Vgn—起往下降。当Vgp降到低于Vp+Vthp时，I Vgs (Mp3) I〈Vthp,这时 PMOS 3 管关断，Vgp 保持不变，Vgp=Vdd-(Vthp+2Vsatp),此时PMOS I由关断状态进入弱导通状态，流过PMOS I的电流为Ip=gm(Mpl)*(2Vsatp)，但此时的Mnl管还处于强导通状态，Ip〈In,所以电压输出端11 (out)输出电压仍为low。当Vgn下降到低于Vn-Vthn时,NMOS 3开始导通,这时Vgn=Vn_Vthn=Vthn+2Vsatn,于是NMOS I管由强导通进入弱导通，In=gm(Mnl)*(2Vsatn)，与此同时，PMOS I管栅端开始通过NMOS 3管放点，Vgp又重新开始下降，Mpl管由弱导通状态逐渐转为强导通，而NMOS I管则由弱导通逐渐转为关断状态，Ip>In，电压输出端11 (out)输出电压变为high，同时，反馈管NMOS 4导通，NMOS 4和NMOS 5形成通路将Vgp快速拉低至0，最后使得PMOS I完全导通状态，至此一个完整的跳变完成，这个过程中没有出现死区时间，从电源到地最大的glitch电流为2gm(Mpl)*Vsatp和2gm(Mnl)*Vsatn中的较大者。同样，输出从high变为low的过程与上述原理相同，完整过程如图5所示。应理解，这些实施方式仅用于说明本实用新型而不用于限制本实用新型的范围。 此外应理解，在阅读了本实用新型讲授的内容之后，本领域技术人员可以对本实用新型作各种改动或修改，这些等价形式同样落于本申请所附权利要求书所限定的范围。
权利要求1.一种防自激电压输出电路，其特征在于其中 第一输出级功率开关管一端与第二输出级功率开关管相连，且两者间连接有一电压输出端，该第一输出级功率开关管另一端与驱动上拉管和第一钳位管相连，所述第二输出级功率开关管与驱动下拉管相连，该驱动上拉管与驱动下拉管通过一第一钳位管相连，第二钳位管并联于所述第一钳位管上，且该第一钳位管和第二钳位管各连接一电压，所述驱动上拉管及驱动下拉管分别连接一第一开关控制信号、第二开关控制信号，由反馈管和反馈控制开关串联成的第一反馈体、第二反馈体分别并联于所述第一输出级功率开关管、第二输出级功率开关管的两端，且反馈控制开关上各分别相应的设有第三开关控制信号、第四开关控制信号，所述第二输出级功率开关管、驱动级下拉管及第一反馈体的反馈管接地，所述第一输出级功率开关管、驱动级上拉管和第二反馈体的反馈管连接一电压输入端。
2.根据权利要求I所述的防自激电压输出电路，其特征在于所述第一输出级功率开关管、驱动级上拉管、第二钳位管、第二反馈体的反馈管、第二反馈体的反馈控制开关依次为第一、第二、第三、第四、第五P型场效应管；所述第二输出级功率开关管、驱动级下拉管、第一钳位管、第一反馈体的反馈管、第一反馈体的反馈控制开关依次为第一、第二、第三、第四、第五N型场效应管。
3.根据权利要求2所述的防自激电压输出电路，其特征在于 所述第一 P型场效应管的源极连接一电压输入端，其栅极连接所述第二 P型场效应管的漏极和所述第三N型场效应管的漏极，其漏极连接一电压输出端及第一 N型场效应管的漏极； 所述第二 N型场效应管的漏极连接所述第一 N型场效应管的栅极和所述第三N型场效应管的源极，其源极接地且其栅极连接第二开关控制信号； 所述第二 P型场效应管的栅极连接第一开关控制信号，其源极连接一电压输入端，其漏极与所述第三N型场效应管的漏极相连； 所述第三P型场效应管的源极和漏极分别连接所述第一 P型场效应管的栅极和所述第一 N型场效应管的栅极，其栅极和所述第三N型场效应管的栅极分别连接一电压输入端； 所述第五N型场效应管的漏极与所述第一 P型场效应管的栅极相连，其栅极连接一第三开关控制信号，其源极连接所述第四N型场效应管的漏极，该第四N型场效应管的栅极与所述第一 P型场效应管的漏极和电压输出端相连，其源极接地； 所述第四P型场效应管的源极连接一电压输入端，其栅极连接所述电压输出端和所述第一 N型场效应管的漏极，其漏极连接所述第五P型场效应管的源极，且该第五P型场效应管的栅极连接第四开关控制信号，其漏极与所述第一 N型场效应管的栅极相连。
4.根据权利要求3所述的防自激电压输出电路，其特征在于所述第三P型场效应管栅极连接的电压输入端的电压用以下公式表示Vp= Vdd-2X (Vthp+ Vsatp),其中Vdd为电源电压，Vthp为所述第三P型场效应管的阈值电压，Vsatp为所述第三P型场效应管的过驱动电压。
5.根据权利要求4所述的防自激电压输出电路，其特征在于所述第三N型场效应管栅极连接的电压输入端的电压用以下公式表示Vn=2X (Vthn+ Vsatn),其中Vthn为所述第三N型场效应管的阈值电压，Vsatn为所述第三N型场效应管的过驱动电压。
6.根据权利要求5所述的防自激电压输出电路,其特征在于所述第一开关控制信号、第二开关控制信号、第三开关控制信号、第四开关控制信号按照第三控制信号、第一控制信 号、第四控制信号、第二控制信号的顺序进行。
专利摘要本实用新型公开一种防自激电压输出电路，第一、第二输出级功率开关管相连，第一输出级功率开关管另一端与驱动上拉管相连，第二输出级功率开关管与驱动下拉管相连，驱动上拉管与驱动下拉管通过第一钳位管相连，第二钳位管并联于第一钳位管上，第一钳位管和第二钳位管各连接一电压，驱动上拉管及驱动下拉管分别连接第一、第二开关控制信号，由反馈管和反馈控制开关串联成的第一、第二反馈体分别并联于第一、第二输出级功率开关管的两端，且反馈控制开关上分别相应的设有第三开关控制信号、第四开关控制信号，第二输出级功率开关管、驱动级下拉管及第一反馈体的反馈管接地，第一输出级功率开关管、驱动级上拉管和第二反馈体的反馈管连接一电压输入端。
文档编号H02M1/32GK202696459SQ20122037188
公开日2013年1月23日 申请日期2012年7月30日 优先权日2012年7月30日
发明者鞠建宏, 张远斌 申请人:帝奥微电子有限公司