专利名称：电源钳位esd保护电路的制作方法
技术领域：
本实用新型涉及ESD (静电放电)领域，特别是涉及一种电源钳位ESD保护电路。
背景技术：
近些年随着集成电路工艺的快速发展，MOS管的线宽越来越窄，结深越来越浅，栅氧层的厚度也越来越薄，这些都加速了电路设计对ESD的需求。当线宽为Iym时，ESD事件对电路的影响很小，当进入0.18 μ m、0.13 μ m时代，尤其是90纳米以下时代，ESD成为了刻不容缓需要解决的问题。通用的ESD 分为 HBM (Human body model 人体模式)模式,MM (machine model 机器模式)模式和CDM (Charged device model带电模式)模式。HBM和MM模式是外部对芯片进行放电，仅仅依靠输入输出端口的ESD保护是远远不够的，还需要在电源和地之间加ESD保护电路，从而能够更加快速的泄放电流，保护整个芯片的ESD性能。参见
图1所示，传统的电源钳位ESD保护电路，包括:检测电路，缓冲电路和泄放电路。其中，检测电路由电阻Rl和电容Cl构成。缓冲电路由第一 PMOS管Ml和第一 NMOS管M2构成。泄放电路由第二 NMOS管M3构成。检测电路用于检测区分是ESD脉冲还是正常的电源上电脉冲。当电源正常上电时，此时检测电路要保证ESD保护电路不开启，当发生ESD事件时，检测电路要能够迅速检测到ESD脉冲，并引导ESD保护电路工作，从而泄放电流保护芯片内部电路。缓冲电路是放大检测电路的输出，该泄放电路提供驱动能力，从而驱动泄放电路工作。泄放电路是泄放ESD电流的，将ESD电流泄放掉。当发生ESD事件时，泄放电路能正常打开泄放ESD电流；当电路正常工作时，泄放电路是关闭的。由于发生ESD事件时，电流都是安培量级的，所以泄放电路的MOS管尺寸都比较大。当发生ESD事件时，检测电路检测到ESD脉冲，缓冲电路输出高电压来驱动泄放电路，从而泄放ESD电流保护芯片内部电路。在上述这种传统的ESD保护电路中，由电阻Rl和电容Cl构成的所述检测电路就是RC延时电路，其RC延时时间决定泄放电流的时间，延时时间越大，泄放电流时间也就越多。为了增加延时时间，就必须增加电阻值或者增加电容值，而纯粹增加电阻值或者增加电容值，都会增加芯片的面积。
实用新型内容本实用新型要解决的技术问题是提供一种电源钳位ESD保护电路，能比较显著的提高芯片的ESD防护能力，并且可以节省芯片的面积。为解决上述技术问题，本实用新型的电源钳位ESD保护电路，包括:一检测电路，一缓冲电路，一泄放电路；[0013]所述缓冲电路由第一 PMOS管Ml和第一 NMOS管M2组成，第一 PMOS管Ml的源极与电源VDD相连接，第一 PMOS管Ml的栅极和第一 NMOS管M2的栅极相连接，第一 PMOS管Ml的漏极和第一 NMOS管M2的漏极相连接，第一 NMOS管M2的源极接地GND ；所述泄放电路由第二NMOS管M3构成，其栅极与第一PMOS管Ml的漏极和第一NMOS管M2的漏极相连接，其漏极与电源VDD相连接，其源极接地GND ;其中:所述检测电路由第三NMOS管M4和电容Cl构成，第三NMOS管M4的栅极和漏极与电源VDD相连接，其源极与电容Cl的一端和所述缓冲电路中第一 PMOS管Ml的栅极和第一NMOS管M2的栅极相连接，电容Cl的另一端接地GND。本实用新型采用二极管连接的NMOS管来代替检测电路中的电阻，使检测电路具有更长的延时，也就保证ESD保护电路有更多的时间来泄放ESD电流，使其具有更好的ESD性能，而且可以节省芯片的面积。
以下结合附图与具体实施方式
对本实用新型作进一步详细的说明:图1是现有的电源钳位ESD保护电路原理图；图2是改进的电源钳位ESD保护电路原理图。
具体实施方式
正常上电的时间一般为Ims左右，而发生ESD事件的时间一般为几十纳秒或者几百纳秒，所以电源嵌位ESD保护电路中检测电路的延时时间要能够正确区分是正常电源上电还是ESD事件，因此延时时间要在这两者时间之间。在正确区分后还要尽量增加延时时间，从而增加泄放ESD电流的时间。泄放电流的时间是由延时时间决定的。在图2所示的实施例中，改进的电源钳位ESD保护电路采用二极管连接的NMOS管代替电阻，同样形成由延时电路构成的检测电路。只有合理调整NMOS管的尺寸，不仅可以有效的增加延时时间，提高ESD的性能，同时还能节省芯片面积。结合图2所示，在本实施例中，第三NMOS管M4和电容Cl构成了检测电路，第一PMOS管Ml和第一 NMOS管M2管构成了一级缓冲电路，第二 NMOS管M3构成了泄放电路。第三NMOS管M4的栅极和漏极，第一 PMOS管Ml的源极，第二 NMOS管M3的漏极分别与电源VDD相连接。电容Cl的一端，第一 NMOS管M2的源极，第二 NMOS管M3的源极分别接地GND。电容Cl可以是PIP (多晶电容)电容，也可以是MIM (金属电容)电容。电容值根据芯片面积和延时时间而定，大概范围I 20pF，也可以更大。第二 NMOS管M3是泄放电流管，由于泄放的电流都是安培量级的，所以尺寸一般都比较大，具体尺寸也需要根据ESD防护性能而定，泄放电流管的宽度大概范围是1000 4000 μ m。第一 PMOS管Ml和第一 NMOS管M2构成反相器，能保证其驱动力就可以。第三NMOS管M4是二极管连接的NMOS管，为了保证检测电路的延时效果，一般将第三NMOS管M4设计成倒比管。结合图2所示，正常的电源上电时，检测电路的输出端A点会随电源电压缓慢上升，缓冲电路的输出端B点保持为低电压，故泄放电路关闭，ESD保护电路不工作。当发生ESD事件时，VDD电压瞬间为高电压，而由第三NMOS管M4和电容Cl构成的检测电路，由于延时其输出端A点上升比较缓慢，相当于保持一段时间的低电压，而缓冲电路就输出高电压驱动泄放管第二 NMOS管M3导通，从而泄放ESD电流。泄放电流的时间由延时时间决定，延时时间长，泄放ESD电流时间就长，ESD电流就能泄放的更干净，从而芯片就更安全。为了验证改进后的电源钳位ESD保护电路，对传统的电源钳位ESD保护电路和改进后的电源钳位ESD保护电路进行仿真验证。在传统的电源钳位ESD保护电路中，电容Cl取10pF，电阻取值50k欧姆，其电阻的长度为15 μ m,电阻的宽度为I μ m,其值为5k欧姆，电阻串联的个数为10个，即10个5k欧姆的电阻串联形成50k欧姆。在改进后的电源钳位ESD保护电路中，电容Cl保持为10pF，第三NMOS管M4的W (M0S管的宽度)为I μ m，L (M0S管的长度)为10 μ m。然后选取一个上升时间为100ns，电压值从OV上升到100V的脉冲来模拟ESD脉冲。仿真结果显示，传统的电源钳位ESD电路中，缓冲电路的输出端B点持续为高电平的时间为376ns，而改进后的电源钳位ESD保护电路中的缓冲电路的输出端B点持续为高电平的时间为1565ns，也就是说在发生同等ESD事件时，传统的电源钳位ESD保护电路有376纳秒来泄放ESD电流，而改进后的电源钳位ESD保护电路有1565纳秒时间来泄放ESD电流，显然改进后的电源钳位ESD保护电路具有更强的ESD保护能力。从面积上比较电阻Rl和第三MOS管M4，显然MOS管更加节省面积。所以改进后的电源钳位ESD保护电路既能增强ESD防护能力，又能节省芯片面积。虽然本实用新型利用具体的实施例进行说明，但是对实施例的说明并不限制本实用新型的范围。本领域内的熟练技术人员通过参考本实用新型的说明，在不背离本实用新型的精神和范围的情况下，容易进行各种修改或者可以对实施例进行组合，例如所述缓冲电路不限于I级，还可以是3级或者5级，这些也应视为本实用新型的保护范围。
权利要求1.一种电源钳位ESD保护电路，包括: 一缓冲电路，由第一 PMOS管和第一 NMOS管组成，所述第一 PMOS管的源极与电源相连接，第一 PMOS管的栅极和第一 NMOS管的栅极相连接，第一 PMOS管的漏极和第一 NMOS管的漏极相连接，第一 NMOS管的源极接地； 一泄放电路，由第二 NMOS管构成，其栅极与所述缓冲电路中的第一 PMOS管的漏极和第一 NMOS管的漏极相连接，其漏极与电源相连接，其源极接地；其特征在于，还包括: 一检测电路，由第三NMOS管和一电容构成，所述第三NMOS管的栅极和漏极与电源相连接，其源极与所述电容的一端和所述缓冲电路中第一 PMOS管的栅极和第一 NMOS管的栅极相连接，所述电容的另一端接地。
2.如权利要求1所述的电源钳位ESD保护电路，其特征在于:所述缓冲电路可以是I级，也可以是3级，还可以是 5级。
专利摘要本实用新型公开了一种电源钳位ESD保护电路，包括一缓冲电路，由第一PMOS管和第一NMOS管组成，第一PMOS管的源极与电源相连接，第一PMOS管的栅极和第一NMOS管的栅极相连接，第一PMOS管的漏极和第一NMOS管的漏极相连接，第一NMOS管的源极接地；一泄放电路，由第二NMOS管构成，其栅极与所述缓冲电路中的第一PMOS管的漏极相连接，其漏极与电源相连接，其源极接地；一检测电路，由第三NMOS管和一电容构成，第三NMOS管的栅极和漏极与电源相连接，其源极与电容的一端和所述缓冲电路中第一PMOS管的栅极相连接，电容的另一端接地。本实用新型能比较显著的提高芯片的ESD防护能力，并且可以节省芯片的面积。
文档编号H02H9/04GK202917970SQ20122050036
公开日2013年5月1日 申请日期2012年9月28日 优先权日2012年9月28日
发明者马和良 申请人:上海华虹集成电路有限责任公司