具有有源dV/dt及dI/dt控制的PoDL系统的制作方法

本申请案主张安德鲁J.加德纳(Andrew J.Gardner)等人在2014年5月15日提出申请的第61/993,526号美国临时申请案的优先权，所述美国临时申请案转让给本受让人并以引用方式并入本文中。

技术领域

本发明涉及其中在微分数据线对上传输DC电力的数据线供电(PoDL)系统。更具体来说，本发明涉及用于有源地限制耦合到线对的电力信号的dV/dt的技术，其将减少PHY端子处的无源滤波要求。

背景技术：

在PoDL中，在单个双绞线对上传输来自供电设备(PSE)的DC电力。同一双绞线对也传输/接收微分数据信号。以此方式，可消除为受电装置(PD)提供任一外部电源的需要。PoDL标准陈述于IEEE 802.3中且是众所周知的。

常规PoDL系统在PSE的输出处使用耦合网络将DC电力及AC数据耦合到双绞线对且在PD处使用相同网络将DC电力及AC数据从双绞线对解耦。

图1图解说明以太网PoDL系统中PSE 10与PD 12之间的常规耦合/解耦网络。PSE10包含DC电压源13且可包含微分数据收发器。微分数据也可由任一其它电路产生。微分数据被施加到物理层(PHY)14的微分端子以用于施加到双绞线对16。PoDL系统的数据部分与本发明无关，因此不加以详细描述。

PD 12包含微分数据部分，所述微分数据部分从PHY 18端子接收数据并相应地处理所述数据。此数据处理部分与本发明无关。接收DC电压及数据的PD负载由电阻器R_PD表示。电容器C_PD有助于使进入到PD负载中的电压平滑。可在PD中使用DC-DC转换器来将所接收PoDL电压转换成用于PD负载的目标电压。

在图1的实例中，经由耦合网络通过单个双绞线对16将DC电力从PSE 10递送到PD 12，所述耦合网络在DC电压源13与线对16之间传导用于电力的DC(或低频率电流)，且同时阻隔来自DC电压源13的微分AC数据(或高频率电流)。类似地，PD 12使用解耦网络，所述解耦网络将所传输DC电压解耦以用于给PD负载供电，同时仅将PHY的AC数据传导到PD 12中的数据端子。耦合/解耦网络阻隔PHY的处于极宽频率范围内的AC数据的能力对于其中数据速率可从100Mbps到1Gbps变化的PoDL以太网应用来说是关键的要求。在图1的实例中，电容器C1-C4旨在阻隔数据路径中的DC，而电感器L1-L4旨在阻隔电力路径中的AC。

在图1中，电感器L1-L4用于将在PSE 10的电压源13与PD 12的负载之间流动的DC耦合到线16/从线16解耦。电感器L1-L4是阻抗与频率成比例的AC阻隔装置。比例常数被称作电感L。单个电感器阻止处于宽频率范围内的AC的能力取决于电感的量值、电感器在不损失其电感的情况下传导DC电流的能力，及电感器的寄生电容。

期望使电感器L1-L4成为使电力信号通过但阻隔AC数据信号所必需的最小大小。类似地，期望使电容器C1-C4成为阻隔电力信号但使AC数据信号通过所必需的最小大小。然而，还必须阻隔电力信号中的dV/dt噪声，且此dV/dt噪声是相当难以预测的。dV/dt噪声可影响数据完整性。因此，电感器L1-L4及电容器C1-C4通常大于适当地使DC电压通过或阻隔DC电压及使AC数据信号通过或阻隔AC数据信号所需的大小。电力信号中的噪声可在PSE正被接通时出现，或者由电力供应总线上的其它设备引起，或者由其它来源引起。

类似地，PD负载电流的迅速改变(dI/dt)影响由PSE递送的电压，其中高正dI/dt将致使电压迅速临时减小，且其中高负dI/dt将致使电压迅速临时增大。电压的此类dV/dt改变可影响数据完整性。

因此，在PoDL领域中需要一种经改善的网络，其组合或分离电力信号及宽带宽AC数据，同时限制电力信号中由dV/dt或dI/dt引起的噪声。

技术实现要素：

本发明描述PSE或PD或两者中的各种电路，所述电路限制电力信号中电压的时间改变率以减小电力信号中噪声的不利影响的可能性。所述电路与PSE或PD的无源LC耦合/解耦网络分开。此减轻了对PSE及PD耦合/解耦网络中的电感器及电容器的要求，从而使得能够使用小得多的无源组件(其通常为离散组件)，从而导致网络的大小及成本减小。

因此，本发明描述1对式PoDL系统中的PSE及/或PD，其通过有源地控制电力信号的时间改变率而使PHY瞬态(例如由PSE启动及/或PD负载电流改变引起)降至最低。具有此种特征的PSE/PD产生一种需要大体上更小的LC滤波器来提供等效水平的性能的电路。

附图说明

图1图解说明常规的具备PoDL功能的以太网系统，其使用单个线对来向PD供应电力及数据。

图2图解说明根据本发明的一个实施例用于在启动期间预先调节PSE中的电力信号以在到达耦合/解耦网络之前先移除dV/dt噪声的技术。

图3A图解说明根据本发明的另一实施例用于限制PD处因PD负载的dI/dt所致的dV/dt以降低电力信号中的噪声的技术。

图3B图解说明可在图3A的电路中使用的微分器电路。

图4图解说明根据本发明的另一实施例用于限制PD处因PD负载的dI/dt所致的dV/dt以降低电力信号中的噪声的另一技术。

以相同编号标记相同或等效的元件。

具体实施方式

图2图解说明PoDL系统中的PSE 20的电力产生部分。PD(未展示)可类似于图1中的常规PD 12，但本发明会减轻PD的PD解耦网络中的滤波要求。PoDL系统的微分数据部分与本发明无关且可为常规的。

对于PHY端子电压对PSE电压改变dV_PSE/dt的响应的分析可取决于电路的阻尼比而呈现以下三种形式中的一者：欠阻尼、临界阻尼或过阻尼，但在稳态下，可显示出：

其中PHY的阻抗被假定为2×50Ω，且C_PHY是PHY的DC阻隔电容器C1-C4的电容。

因此，需要对dV_PSE/dt进行摆率限制以便约束任一PHY处的电压扰动量值。

对于PSE，可视需要使用各种电路拓扑来限制dV_PSE/dt以便确保PHY端子处的所得电压瞬态的量值受到限制。

图2图解说明PSE 20中的电路架构，其中仅在PSE 20的启动期间当发生电力信号电压变化时，由电流源22以上拉电流I1来增强低侧N沟道MOSFET M3。在启动期间，开关24被断开以允许电流I1将MOSFET M3的栅极上拉，从而使MOSFET M3在接地与电感器L2的底部端子之间的传导性斜升。在启动时，MOSFET M3的漏极处的dV/dt相当大，因此电容器C5将使电流在漏极与栅极之间传导，以减小来自电流源22的被施加到栅极的电流的百分比。此限制MOSFET M3的接通时间。随着dV/dt减小(且进入到电容器C5中的电流减小)，来自电流源22的被施加到栅极的电流的百分比会增大直到MOSFET M3被完全接通(即，V_PSE-大约为接地)为止。因此，电容器C5将反馈从MOSFET M3的漏极提供到栅极以便将dV/dt限制为小于大约I(I1)/C5。此种技术针对MOSFET使用众所周知的密勒效应(Miller effect)。电流源22或电容器C5可经选择以使MOSFET M3的传导性以任何所要速率斜升，从而限制dV/dt。限制dV/dt会保持数据完整性且减轻耦合/解耦网络的滤波要求。

在启动斜变结束时，开关24保持断开且电流I1使MOSFET M3完全接通以致使MOSFET M3在其线性区域中操作。接着，电容器C5充当开路。将开关24闭合会使栅极放电以将MOSFET M3关断，从而将电力信号端接到PD。附加组件可与PSE控制器制作在同一芯片上，因为电容器C5可为小的。

可代替图2的限制电路而使用许多其它类型的电路，以在启动期间或在任何其它时间期间限制V_PSE-或V_PSE+的时间改变率。

此外，如果由DC电压源13所产生的噪声成问题，那么可包含电压调节器以使施加到V_PSE+端子及V_PSE-端子的电压平滑。

图3A及4显示PD处的限制在启动期间或之后由PD负载电流的迅速改变引起的dV/dt的电路。

对于PD，V_PD(即，在由解耦网络滤波之后的PD电压)与V_PHY(即，跨越线对的电压)之间的关系和V_PSE与V_PHY之间的关系相同。忽略寄生电阻的影响，dV_PD/dt与PD电流I_PD之间的稳态关系是：

因此，应约束PD电流的二阶导数以便限制在PHY的端子处所经历的电压瞬态的量值。

限制PD电流的时间改变率的电路架构提供一种限制PHY电压瞬态的手段。

图3A图解说明其中PD 30中的dV_PD/dt受到限制的电路架构。PD负载(未展示)连接到DC-DC转换器的Vout端子。所述转换器将传入PoDL电压转换成由PD负载使用的经调节目标电压(例如，5伏特)。此负载可自动地进入或退出备用模式并快速地改变其电流。负载电流的此迅速改变通常会引起PoDL电压的迅速改变。

在图3A中，输入电容器C_IN部分地使跨越V_PD+线及V_PD-线的电压平滑。微分器电路32检测跨越V_PD+线及V_PD-线的电压并输出与dV/dt成比例的电压。图3B中显示常见的微分器电路。在图3B的电路中R及C的值是可调整的，以获得Vout对dV/dt的所要比率。

由差放大器34得出微分器电路32的输出相对于固定摆动限制参考电压(阈值电压)的差。放大器34的输出被馈送到用于电压模式降压DC-DC转换器的放大器36的负输入中，因此限制转换器的工作循环的时间改变率，使得V_PD的dV/dt不超过阈值。

固定参考电压REF被施加到控制放大器36的正输入。转换器的输出电压V_OUT被施加到控制放大器36的另一负输入。

控制放大器36的模拟输出充当脉宽调制器(PWM)38的控制信号。PWM 38可为常规的且可将控制电压与锯齿波形进行比较。当PWM 38输出为低时，NMOS晶体管M1关断且PMOS晶体管M2接通以针对电感器L5开始新的充电循环。输出电容器C_OUT使转换器的输出平滑以用于PD负载。通过例如当PD负载退出备用模式而汲取更多电流时限制工作循环的改变，进入到负载中的电流将存在较平滑的斜升，代价是进行迅速输出电压调节，因为转换器试图增加电感器L5的充电时间。电流的此种较平滑斜升动态地减小跨越V_PD+线及V_PD-线的dV/dt，使得V_PD+线及V_PD-线的dV/dt不超过阈值限制。此限制PD负载电流的dI/dt(及d²I_PD/dt²)。因此，PD负载(例如，进入或退出备用模式)的改变将对dV/dt具有有限的影响，使得对耦合组件C3、C4、L3及L4的滤波要求得以减少。

可使用许多其它类型的DC-DC转换器来代替图3A中所展示的降压类型。

如图4中所展示，另一种限制d²I_PD/dt²的方法涉及直接限制DC-DC转换器的控制电压的摆率以便限制PWM工作循环的时间改变率。假定因I_PD改变所致的V_PD改变较小，d²I_PD/dt²与降压DC-DC转换器的工作循环之间的关系近似为：

因此，可看出，直接限制转换器的工作循环的时间改变率可足以限制PHY处的电压瞬态的量值。

图4图解说明电压模式降压转换器，其中环路放大器的控制电压摆率由摆率限制放大器44限制以便限制PWM工作循环的时间改变率，其中所述工作循环与控制电压成比例。输出电压V_OUT被施加到差放大器46的负输入，且固定参考电压REF被施加到正输入。差放大器46的输出表示V_OUT相对于目标电压的偏差。摆率限制放大器44是跨导放大器，所述跨导放大器将其输出反馈到其负输入端子，且摆动电容器C_SLEW确定输出处的最大改变率。输出将控制电压供应到PWM 38以确定DC-DC转换器的工作循环。通过控制工作循环的时间改变率，电力信号的dV/dt受到限制。因此，因电力信号中的降低的dV/dt不会经过DC阻隔电容器C3及C4，数据完整性得以维持。

可使用许多其它类型的电路来限制PD中DC-DC转换器的工作循环的摆率以防止PD负载的突然改变会在电力信号中引起成问题的dV/dt。

在本发明通篇中使用术语PSE及PD来识别供应电力的设备及接收电力的设备，且除非有规定，否则此类设备/装置不限于以太网设备/装置。

尽管已展示及描述了本发明的特定实施例，但对于所属领域的技术人员将显而易见，可在不背离本发明的情况下对其较宽广方面做出改变及修改，且因此，所附权利要求书欲将所有此类改变及修改涵盖于其范围内。