一种三电平DCDC变流器的拓扑电路的制作方法

本实用新型涉及DCDC变流器，尤其涉及一种三电平DCDC变流器的拓扑电路。

背景技术：

DCDC转换器(Direct Current-Direct Current Converter)，即直流变直流(不同直流电源值之间的转换)，只要符合这个定义都可以叫DCDC转换器。

DCDC电路实现高低压直流电之间的变化，能适应更宽范围的输入输出电压；三电平技术被应用到高压大功率DCDC电路，如图1所示，为三电平DCDC电路应用于双极DCAC变流器的拓扑电路，包括：三电平DCDC电路和DCAC转换电路，其中，三电平DCDC电路包括：直流源U_batt11、电容(C₁₁～C₁₃)、电感L₁₁、四个绝缘栅双极型晶体管(IGBT，Insulated Gate Bipolar Transistor)(Q₁₁～Q₁₄)和四个寄生二极管(D₁₁～D₁₄)，DCAC转换子电路包括：六个IGBT(Q₁₅～Q₁₁₀)、六个寄生二极管(D₁₂～D₁₁₀)、电感(L₁₂～L₁₄)和电容(C₁₄～C₁₆)。

三电平DCDC电路的桥臂由四个绝缘栅双极型晶体管(IGBT，Insulated Gate Bipolar Transistor)(Q₁₁～Q₁₄)串联而成，通过交替导通Q₁₁、Q₁₄或Q₁₂、Q₁₃，辅以相连的电感和/或电容，实现能量在输入输出端之间的转移，在这种拓扑中，单管承受的电压应力是直流母线电压的一半，同时具备调节母线电压平衡的功能。但是由于开关时序的不同，三电平的低压输出带有很严重的共模电压问题，共模电压影响到系统的电磁兼容性(EMC，Electromagnetic Compatibility)，甚至影响到设备的正常运行，从而限制了三电平DCDC电路的应用。

因此，如何降低三电平DCDC电路的共模电压是相当有必要的。

技术实现要素：

本申请实施例通过提供一种三电平DCDC变流器的拓扑电路，解决了现有技术中三电平DCDC电路的共模电压高的技术问题，实现了对三电平DCDC电路直流侧共模电压的抑制，使共模电压低于电能转换电压。

本申请实施例提供了一种三电平DCDC变流器的拓扑电路，所述拓扑电路包括：直流源、第一至第十电容单元、第一电感单元、第二电感单元和第一至第四晶体管单元；

所述第一电容单元的两端分别直接与所述直流源的正、负端口连接；

所述第一晶体管的第一端通过所述第一电感单元与所述直流源的正端口连接、第二端通过所述第二电容单元接地；

所述第二晶体管的第一端通过所述第一电感单元与所述直流源的正端口连接、第二端通过所述第三电容单元接地；

所述第三晶体管的第一端通过所述第三电容单元接地、第二端通过所述第二电感单元与所述直流源的负端口连接；

所述第四晶体管的第一端通过所述第二电感单元与所述直流源的负端口连接、第二端通过所述第四电容单元接地；

所述第二晶体管的第一端还通过所述第一电感单元与第九电容单元的一端连接，并通过所述第九电容单元的另一端与所述第二晶体管的第二端连接；所述第三晶体管的与所述第二晶体管连接的一端还通过所述第十电容单元与所述直流源的负端口连接。

可选的，所述第一晶体管、所述第二晶体管和所述第一电感的连接点通过所述第五电容单元接地；

所述第三晶体管、所述第四晶体管和所述第二电感的连接点通过所述第六电容单元接地；

所述第一电容单元的与所述直流源的正端口连接的一端还通过所述第七电容单元接地，所述第一电容单元的与所述直流源的负端口连接的一端还通过所述第八电容单元接地。

可选的，所述第一电容单元包括第一电容；所述第二电容单元包括第二电容、第三电容和所述第三电容单元；

其中，所述第二电容与所述第三电容单元串联，形成第一串联支路；所述第三电容与所述第一串联支路并联。

可选的，所述第三电容单元包括第四电容、第五电容和所述第四电容单元；

其中，所述第四电容与所述第四电容单元串联，形成第二串联支路；所述第五电容与所述第二串联支路并联。

可选的，所述第四电容单元包括第六电容。

可选的，所述第一电感单元和所述第二电感单元均为10^-4H级；

所述第七电容单元、所述第八电容单元和所述第五电容的容值均为10^-9F级。

可选的，所述第九电容单元和所述第十电容单元的电容均大于所述拓扑电路的寄生电容；

所述第九电容单元的容值与所述第十电容单元的容值相等，且均为10^-6F级。

本申请实施例中提供的一个或多个技术方案，至少具有如下技术效果或优点：

由于在本申请实施例中，三电平DCDC变流器的拓扑电路，包括：直流源、第一至第十电容单元、第一电感单元、第二电感单元和第一至第四晶体管；所述第一电容单元的两端分别直接与所述直流源的正、负端口连接；所述第一晶体管的第一端通过所述第一电感单元与所述直流源的正端口连接、第二端通过所述第二电容单元接地；所述第二晶体管的一端通过所述第一电感单元与所述直流源的正端口连接、第二端通过所述第三电容单元接地；所述第三晶体管一端通过所述第三电容单元接地、第二端通过所述第二电感单元与所述直流源的负端口连接；所述第四晶体管的第一端通过所述第二电感单元与所述直流源的负端口连接、第二端通过所述第四电容单元接地；所述第二晶体管的第一端还通过所述第一电感单元与第九电容单元的一端连接，并通过所述第九电容单元的另一端与所述第二晶体管的第二端连接；所述第三晶体管的与所述第二晶体管连接的一端还通过所述第十电容单元与所述直流源的负端口连接。通过提供一种新型的三电平DCDC直流侧电路拓扑结构，解决了现有技术中三电平DCDC电路的共模电压高的技术问题，实现了对三电平DCDC电路直流侧共模电压的抑制，使共模电压低于电能转换电压。

附图说明

为了更清楚地说明本实用新型实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本实用新型的实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据提供的附图获得其他的附图。

图1为背景技术提供的三电平DCDC电路应用于双极DCAC变流器的拓扑电路结构图；

图2为本申请实施例提供的第一种三电平DCDC变流器的拓扑电路结构图；

图3A为图2所示三电平DCDC变流器的拓扑电路的第一种共模环路示意图；

图3B为图2所示三电平DCDC变流器的拓扑电路的第二种共模环路示意图；

图3C为图2所示三电平DCDC变流器的拓扑电路的第三种共模环路示意图；

图3D为图2所示三电平DCDC变流器的拓扑电路的第四种共模环路示意图；

图4为图2所示三电平DCDC变流器的拓扑电路输出的共模电压波形图；

图5为本申请实施例提供的第二种三电平DCDC变流器的拓扑电路结构图；

图6A为图5所示三电平DCDC变流器的拓扑电路的第一种共模环路示意图；

图6B为图5所示三电平DCDC变流器的拓扑电路的第二种共模环路示意图；

图6C为图5所示三电平DCDC变流器的拓扑电路的第三种共模环路示意图；

图6D为图5所示三电平DCDC变流器的拓扑电路的第四种共模环路示意图；

图7为图5所示三电平DCDC变流器的拓扑电路输出的共模电压波形图。

具体实施方式

本申请实施例通过提供一种三电平DCDC变流器的拓扑电路，解决了现有技术中三电平DCDC电路的共模电压高的技术问题，实现了对三电平DCDC电路直流侧共模电压的抑制，使共模电压低于电能转换电压。

本申请实施例的技术方案为解决上述技术问题，总体思路如下：

本申请实施例提供了一种三电平DCDC变流器的拓扑电路，所述拓扑电路包括：直流源、第一至第十电容单元、第一电感单元、第二电感单元和第一至第四晶体管单元；所述第一电容单元的两端分别直接与所述直流源的正、负端口连接；所述第一晶体管的第一端通过所述第一电感单元与所述直流源的正端口连接、第二端通过所述第二电容单元接地；所述第二晶体管的第一端通过所述第一电感单元与所述直流源的正端口连接，所述第二晶体管的第二端通过所述第三电容单元接地；所述第三晶体管的第一端通过所述第三电容单元接地、第二端通过所述第二电感单元与所述直流源的负端口连接；所述第四晶体管的第一端通过所述第二电感单元与所述直流源的负端口连接、第二端通过所述第四电容单元接地；所述第二晶体管的第一端还通过所述第一电感单元与第九电容单元的一端连接，并通过所述第九电容单元的另一端与所述第二晶体管的第二端连接；所述第三晶体管的与所述第二晶体管连接的一端还通过所述第十电容单元与所述直流源的负端口连接。

可见，在本申请实施例中，通过提供一种新型的三电平DCDC直流侧电路拓扑结构，解决了现有技术中三电平DCDC电路的共模电压高的技术问题，实现了对三电平DCDC电路直流侧共模电压的抑制，使共模电压低于电能转换电压。

为了更好的理解上述技术方案，下面将结合说明书附图以及具体的实施方式对上述技术方案进行详细的说明，应当理解本申请实施例以及实施例中的具体特征是对本申请技术方案的详细的说明，而不是对本申请技术方案的限定，在不冲突的情况下，本申请实施例以及实施例中的技术特征可以相互组合。

实施例一

请参考图2，本申请实施例提供了一种三电平DCDC变流器的拓扑电路，所述拓扑电路包括：直流源U_batt21、第一至第八电容单元、第一电感单元L₂₁、第二电感单元L₂₂和第一至第四晶体管(Q₂₁～Q₂₄)；其中，每一晶体管在漏源极之间设置有寄生二极管，分别为二极管(D₂₁～D₂₄)；

所述第一电容单元包括第一电容C₂₁，其两端分别直接与所述直流源U_batt21的正、负端口连接；

所述第一晶体管Q₂₁的第一端通过所述第一电感单元L₂₁与所述直流源U_batt21的正端口连接，所述第一晶体管Q₂₁的第二端通过所述第二电容单元接地；所述第二电容单元包括第二电容C₂₂、第三电容C₂₃和所述第三电容单元；所述第三电容单元包括第四电容C₂₄、第五电容C₂₅和所述第四电容单元；所述第四电容单元包括第六电容C₂₆。

其中，所述第二电容C₂₂与所述第三电容单元串联，形成第一串联支路，所述第三电容C₂₃与所述第一串联支路并联；所述第四电容C₂₄与所述第四电容单元串联，形成第二串联支路；所述第五电容C₂₅与所述第二串联支路并联。

所述第二晶体管Q₂₂的第一端通过所述第一电感单元L₂₁与所述直流源U_batt21的正端口连接，所述第二晶体管Q₂₂的第二端通过所述第三电容单元接地；

所述第三晶体管Q₂₃的第一端通过所述第三电容单元接地、第二端通过所述第二电感单元L₂₂与所述直流源U_batt21的负端口连接；

所述第四晶体管Q₂₄的第一端通过所述第二电感单元L₂₂与所述直流源U_batt21的负端口连接、第二端通过所述第四电容单元接地；

所述第一晶体管Q₂₁、所述第二晶体管Q₂₂和所述第一电感L₂₁的连接点a通过第五电容单元接地；其中，所述第五电容单元包括第七电容C₂₇；

所述第三晶体管Q₂₃、所述第四晶体管Q₂₄和所述第二电感L₂₂的连接点b通过第六电容单元接地；其中，所述第六电容单元包括第八电容C₂₈；

所述第一电容单元的与所述直流源U_batt21正端口的连接点c还通过所述第七电容单元接地，所述第一电容单元的与所述直流源U_batt21负端口的连接点d还通过所述第八电容单元接地；其中，所述第七电容单元包括第九电容C₂₉，所述第八电容单元包括第十电容C₂₁₀。

下面以图2所示的三电平DCDC变流器的拓扑电路为例，分析三电平DCDC电路的共模环路模型，如图3A-图3D所示，当图2中，第一晶体管Q₂₁、第二晶体管Q₂₂、第三晶体管Q₂₃、第四晶体管Q₂₄开关动作，分别对应这四个晶体管产生四个脉冲源S₂₁、S₂₂、S₂₃、S₂₄。

具体的，第二晶体管Q₂₂和第三晶体管Q₂₃开关动作，在连接点a、N之间和连接点b、N之间产生两个脉冲源S₂₂和S₂₃，其中，点N为第二晶体管Q₂₂和第三晶体管Q₂₃的连接点。进一步，两个脉冲源S₂₂、S₂₃寻找了四个环路，如图3A-图3D所示，分别是Loop1：a—>L₂₁—>c—>C₂₉—>C₂₅—>N—>a(如图3A所示)，Loop2：a—>C₂₇—>C₂₅—>N—>a(如图3B所示)，Loop3：b—>L₂₂—>C₂₁₀—>C₂₅—>N—>b(如图3C所示)，Loop4：b—>C₂₈—>C₂₅—>N—>b(如图3D所示)。各环路的电压公式如下：

其中，C₂₇和C₂₈为IGBT桥路节点a、b对PE的杂散电容，环路阻抗较大，对c、d点的共模电压影响不大。因此可以忽略式(2)和(4)的影响。

进一步，c、d点的共模电压可以表示为：

在DCDC系统中，L₂₁、L₂₂的感量为10^-4H级，C₂₉、C₂₁₀、C₂₅的容量为10^-9F级，ω为10⁶级。可见L₂₁、L₂₂上的压降可以忽略不计，aN之间的脉冲电压完全由电容C₂₉、C₂₁₀、C₂₅分压。

Matlab仿真如图2所示的三电平DCDC变换器，输入800V，输出400V，输出共模电压波形如图4所示。由波形可见，波形线41表示第二晶体管Q₂₂的驱动电压，波形线42表示第三晶体管Q₂₃的驱动电压，波形线43表示共模电压，在第二晶体管Q₂₂和第三晶体管Q₂₃错开导通瞬间产生幅值达到150V的共模电压。

在具体实施过程中，为了抑制如图2所示电路直流侧的共模电压，请参考图5，在图2的基础上，所述拓扑电路还包括：第九电容单元和第十电容单元；所述第九电容单元包括第十一电容C₂₁₁，所述第十电容单元包括第十二电容C₂₁₂。

其中，所述第二晶体管Q₂₂的一端还通过所述第一电感单元L₂₁与第十一电容C₂₁₁的一端连接，并通过第十一电容C₂₁₁的另一端与所述第二晶体管Q₂₂的另一端连接；所述第三晶体管Q₂₃的与所述第二晶体管Q₂₂连接的一端还通过第十二电容C₂₁₂与所述直流源U_batt21的负端口连接。即在直流源U_batt21正负端口对N点所在的连接线之间加大于寄生电容的第十一电容C₂₁₁和第十二电容C₂₁₂。

由于第十一电容C₂₁₁和第十二电容C₂₁₂比电容C₂₉、C₂₁₀、C₂₅大很多，阻抗也相对小很多，两个脉冲源S₂₂、S₂₃的环路变成了如图6A-图6D所示的四个环路，分别是Loop1’：a—>L₂₁—>C₂₁₁—>N—>a(如图6A所示)，Loop2’：a—>C₂₇—>C₂₅—>N—>a(如图6B所示)，Loop3’：b—>L₂₂—>C₂₁₂—>N—>b(如图6C所示)，Loop4’：b—>C₂₈—>C₂₅—>N—>b(如图6D所示)。从而达到了c、d点对PE相对稳定，共模电压小的目的。

其中，增加的第十一电容C₂₁₁和第十二电容C₂₁₂相等，且均为10^-6F级，cN点之间的容抗为因为相差三个数量级，基本可以忽略的影响。比小两个数量级，所以，环路中大部分的压降被分到了L₂₁上，cN的电压波动很小。电容C₂₉、C₂₁₀上分到的电压就更小了。

增加第十一电容C₂₁₁和第十二电容C₂₁₂后在Matlab相同环境的仿真波形如图7所示，波形线71表示第二晶体管Q₂₂的驱动电压，波形线72表示第三晶体管Q₂₃的驱动电压，波形线73表示共模电压，在第二晶体管Q₂₂和第三晶体管Q₂₃错开导通瞬间产生的共模电压被抑制到了10V以内。

总而言之，本申请方案通过提供如图5所示的一种新型的三电平DCDC直流侧电路拓扑结构，在直流源U_batt21正负端口对N点所在的连接线之间加大于寄生电容的第十一电容C₂₁₁和第十二电容C₂₁₂，有效地解决了现有技术中三电平DCDC电路的共模电压高的技术问题，实现了对三电平DCDC电路直流侧共模电压的抑制，使共模电压低于电能转换电压(即晶体管的驱动电压)。

实施例二

基于同一发明构思，本申请实施例还提供了一种三电平DCDC变流器的共模电压抑制方法，应用于如实施例一所述的拓扑电路中，请参考图2，所述拓扑电路包括第一连接点a、第二连接点N和第三连接点b，所述第一晶体管Q₂₁与所述第二晶体管Q₂₂通过所述第一连接点a连接，所述第二晶体管Q₂₂与所述第三晶体管Q₂₃通过所述第二连接点N连接，所述第三晶体管Q₂₃与所述第四晶体管Q₂₄通过所述第三连接点b连接；所述共模电压抑制方法包括：

在直流源U_batt21的正端口与所述第二连接点N的连线上增加包括第十一电容C₂₁₁的第九电容单元，以及在直流源U_batt21的负端口与所述第二连接点N的连线上增加包括第十二电容C₂₁₂的第十电容单元。

其中，第十一电容C₂₁₁和第十二电容C₂₁₂的电容均大于所述拓扑电路的寄生电容。第十一电容C₂₁₁和第十二电容C₂₁₂的容值相等，且均为10^-6F级。

根据上面的描述，上述三电平DCDC变流器的共模电压抑制方法与上述三电平DCDC变流器的拓扑电路对应，所以，该方法的一个或多个实施例与该系统的一个或多个实施例一致，在此就不再一一赘述了。

尽管已描述了本实用新型的优选实施例，但本领域内的技术人员一旦得知了基本创造性概念，则可对这些实施例做出另外的变更和修改。所以，所附权利要求意欲解释为包括优选实施例以及落入本实用新型范围的所有变更和修改。

显然，本领域的技术人员可以对本实用新型进行各种改动和变型而不脱离本实用新型的精神和范围。这样，倘若本实用新型的这些修改和变型属于本实用新型权利要求及其等同技术的范围之内，则本实用新型也意图包含这些改动和变型在内。