CCD电源时序控制电路的制作方法

本实用新型涉及电源时序控制领域，尤其涉及一种ccd电源时序控制电路。

背景技术：

近年来科技的飞速发展，在工业，农业，科研，航天等领域上，ccd探测器占据着越来越重要的位置。在ccd探测器的使用，首先需要满足对ccd探测器供电电源的上下电时序控制，错误的上下电顺序可能损坏ccd器件本身，造成巨大的损失。

针对ccd供电电源的上下电时序控制，常规时序控制的主要方法是：

通过主控制器控制ldo的使能引脚开启或关闭ldo的输出，来达到电源的上下电时序的控制。

在系统初始化过程中，主控制器无法控制ldo使能引脚，通常可以通过电阻把ldo的使能管脚下拉到低电平，使ldo的初始状态为关闭状态。

虽然大部分的ldo使能引脚为低电平关闭，高电平开启状态，但是可以通过常规的下拉电阻接地的方式，将其初始为关闭状态。但也有部分ldo，如型号为lm2991的负电压输出的ldo使能引脚为高电平关闭，低电平开启，此类的ldo需要添加单独一路辅助电源和一个反相器辅助电源早于供电总电源上电，辅助电源晚于供电总电源下电，来确保主控制器初始化过程中，ldo处于关闭状态。但是一旦发生整个系统突然断电或辅助电源和供电电源上下电顺序错误，就会导致ccd电源上下电顺序错误，进而可能会损坏ccd。辅助电源晚于主电源上电，或早于主电源断电，还会使如lm2991这类的ldo使能变低并处于开启状态，由于电容的存在，依然会有少量的电能存储于电容中，此时ldo会产生短暂电压输出。本已切断器件的所有供电电源因电容的存在，ldo又会有短暂的输出。这种不可控的短暂输出电压有可能损坏ccd。

技术实现要素：

本实用新型为解决上述问题之一；提供一种ccd电源时序控制电路，通过以下方式实现：

一种ccd电源时序控制电路，包括依次连接的上电延迟电路、第一dcdc电源模块、继电器模块、下电放电电路、包括多个ldo低电平开启的第一ldo模块组；

还包括依次连接的第二dcdc电源模块、被第二dcdc电源模块供电的反相器，所述反相器输出端与所述第一ldo模块连接；

还包括分别与所述第一dcdc电源模块和第二dcdc电源模块连接并供电的供电电源、分别与所述继电器模块和反相器连接的主控制器；

所述主控制器控制所述继电器模块和所述反相器的工作时序，所述反相器用于将所述主控制器发出的高电平信号转换为低电平信号或将低电平信号转换为高电平信号。

优选的，所述第一dcdc电源模块输出±5v直流电压，所述第二dcdc电源模块输出﹢3.3v直流电压。

优选的，所述第一dcdc电源模块和所述第二dcdc电源模块为带inh的隔离型dcdc。

优选的，所述第一ldo模块组和第二ldo模块组为en型。

优选的，所述继电器模块为常开型继电器。

优选的，所述第一dcdc电源模块与所述第二dcdc电源模块未上电时，所述第一ldo模块组和第二ldo模块组保持关闭状态。

优选的，所述主控制器为fpga控制器。

有益效果：经过本系统的改进，由于继电器断开后，所述放电电路开始释放存储的电能，使得所述供电电源下电使电路断电时，ldo模块组不产生电压波动。所以解决了个别ldo有短暂的输出导致可能损坏器件的情况。提高了系统可靠性，去除了传统的电路中单独给反相器供电的辅助电源。按照器件要求，实现下电顺序后，通过继电器放电电路的组合提前放掉了存在电容内的电能，在系统断电后，不会出现常规的因电容储能ldo产生二次电压波动。

附图说明

图1是本实用新型一种实施例的连接结构示意图。

具体实施方式

为了使本技术领域的人员更好地理解本实用新型方案，下面将结合本实用新型实施例中的附图，对本实用新型实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本实用新型一部分的实施例，而不是全部的实施例。基于本实用新型中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都应当属于本实用新型保护的范围。

一种ccd电源时序控制电路，包括依次连接的上电延迟电路、第一dcdc电源模块、继电器模块、下电放电电路、包括多个ldo低电平开启的第一ldo模块组(这里的多个是指多于一个，可以使四个、五个、十个)；还包括依次连接的第二dcdc电源模块、被第二dcdc电源模块供电的反相器，所述反相器输出端与所述第一ldo模块组连接；还包括分别与所述第一dcdc电源模块和第二dcdc电源模块连接并供电的供电电源、分别与所述继电器模块和反相器连接的主控制器；所述主控制器控制所述继电器模块和所述反相器的工作时序，所述反相器用于将所述主控制器发出的高电平信号转换为低电平信号或将低电平信号转换为高电平信号。由于第一ldo模块组与所述反相器先相连，在继电器模块和下电放电电路的帮助下，第一ldo模块组可以在关闭前提前释放电能，所以在系统断电后第一ldo模块组不会再发生波动。

本申请具体的连接为：±5v的第一dcdc电源模块和产生+3.3v的第二dcdc电源模块接收+28v供电电源供电。±5v的第一dcdc电源模块向后连接多个低电平开启的ldo(线性稳压器)模块也就是第一ldo模块组。+3.3v的第二dcdc电源模块向后连接多个低电平开启的ldo和高电平开启的ldo也就是第二ldo模块组。同时±5v的第一dcdc电源模块上的使能控制引脚连接上电延时电路。在±5v的第一dcdc电源模块和后端的第一ldo模块组之间，连接有一个下电放电电路和一个继电器模块。主控制器发送控制信号给反相器控制第一ldo模块组和第二ldo模块组开启和关闭的信号。主控制器发送控制信号给继电器模块，控制继电器模块开启或关闭。

本电路具体为针对少部分使能引脚为高电平关闭，低电平开启的ldo，举例中以低电平开启的负电源型号为lm2991和高电平开启的正电源型号为lt1764为例。为了保持在系统总电源未上电以前，所有ldo保持关闭状态，采用型号为lt1764的电源en管脚使用1k电阻下拉，使ldo初始状态为关闭状态。由于lm2991的使能en脚需要高电平初始才是关闭状态，所以设计中使用的反相器，反相器主要作用为使主控制器发出的驱动时序信号反向，驱动时序信号输入到反相器为高电平则反相器输出低电平给ldo使能en引脚，反之则输出高电平给ldo使能en引脚。在反向器的输入端使用1k电阻下拉为低电平，反相器的输出为高电平，使lm2991的初始状态为关闭状态。使得产生3.3v的第二dcdc电源模块优先输出，并且给反相器供电，产生±5v的第一dcdc电源模块晚于3.3v的第二dcdc电源模块输出电平。此时ldo均处于初始关闭的稳定状态，通过主控制器控制继电器闭合，然后通过主控制器即可控制上电时序。

所述第一dcdc电源模块输出±5v直流电压，所述第二dcdc电源模块输出﹢3.3v直流电压。所述第一dcdc电源模块和所述第二dcdc电源模块为带inh的隔离型dcdc。所述第一ldo模块组和第二ldo模块组ldo的为en型。所述继电器模块为常开型继电器。所述电源模块未上电时，所述第一ldo模块组和第二ldo模块组保持关闭状态。所述主控制器为fpga控制器。

本电路的使用方法为：

步骤一：+28v供电电源供电，第二dcdc电源模块优先输出+3.3v，给下级ldo和反相器供电。输出±5v的第一dcdc电源模块由于延时电路的存在，晚于+3.3v输出。此时所有ldo处于关闭状态。

步骤二：根据被供电器件的上电时序要求，通过fpga主控制器，控制ldo上电时序。

步骤三：根据被供电器件的下电时序要求，通过fpga主控制器，控制ldo下电时序。

步骤四：通过fpga主控制器，控制-5v输出线路上的继电器断开，切断第一dcdc电源模块与后级ldo的供电，然后导致下电放电电路中的mos管开启，开始释放滤波电容中存储的电能。

步骤五：+28v供电电源下电，整个系统断电，所有电容存储的电能都已通过第四步释放干净，此时后级ldo不会再产生电压波动。

以上实施例不局限于该实施例自身的技术方案，实施例之间可以相互结合成新的实施例。以上实施例仅用以说明本实用新型的技术方案而并非对其进行限制，凡未脱离本实用新型精神和范围的任何修改或者等同替换，其均应涵盖在本实用新型技术方案的范围内。