同步整流控制电路及应用其的开关电源的制作方法

1.本发明涉及一种电力电子技术，更具体地说，涉及一种同步整流控制电路及应用其的开关电源。


背景技术：

2.现有技术中，同步整流是采用通态电阻低的功率mosfet，来取代整流二极管以降低整流损耗的一种方法。功率mosfet属于电压控制型器件，它在导通时的伏安特性呈线性关系。用功率mosfet做整流器时，要求栅极电压必须与被整流电压的相位保持同步才能完成整流功能。
3.在电路中的大多数情况下，同步整流芯片是被动型芯片，主控芯片先开始工作，在同步整流mosfet上产生开关信号，初始时刻同步整流控制器供电引脚电压没有超过内部供电开启电压，不能工作，只能依靠同步整流mosfet的体二极管工作；当同步整流控制器的供电引脚的电压超过内部供电开启电压后，同步整流芯片开始工作。
4.但是实际上，在同步整流控制器供电引脚电压没有超过内部供电开启电压前，由于同步整流芯片内部逻辑没有工作，同步整流mosfet的栅极电压处于高阻状态，由于同步整流mosfet的漏栅极的电容cgd存在，在同步整流mosfet的漏极电压上升时，其栅极电压会被耦合升高，从而引起同步整流mosfet误开通，出现负电流。


技术实现要素：

5.有鉴于此，本发明提供了一种同步整流控制电路及应用其的开关电源，以解决现有的启机时，同步整流mosfet误开通，出现负电流的问题。
6.第一方面，提供一种同步整流控制电路，用于控制同步整流管的导通状态，其特征在于，包括：
7.驱动下拉电路，用以在所述同步整流控制电路上电后，且其供电电压达到开启阈值前的时间区间内，通过控制所述同步整流管的驱动电压以使得所述同步整流管在所述时间区间内保持关断。
8.优选地，所述驱动下拉电路通过在所述时间区间内，将所述同步整流管的驱动电压下拉至所述同步整流管的开启电压以下以使得所述同步整流管在所述时间区间内保持关断。
9.优选地，所述驱动下拉电路通过在所述时间区间内，将所述同步整流管的驱动电压下拉至地电平以使得所述同步整流管在所述时间区间内保持关断。
10.优选地，所述驱动下拉电路在所述时间区间内，通过所述同步整流管的漏极电压供电以进行工作。
11.优选地，所述驱动下拉电路包括下拉电路，所述下拉电路在所述时间区间内将所述同步整流管的驱动电压下拉以使得所述同步整流管在所述时间区间内保持关断，且在所述时间区间以外切断下拉所述同步整流管的驱动电压的通路。
12.优选地，所述下拉电路包括下拉晶体管，其中，所述下拉晶体管耦接至所述同步整流管的栅极与第一电平之间，当所述下拉晶体管导通时，所述同步整流管的栅极耦接第一电平以在所述时间区间内保持关断，所述第一电平小于所述同步整流管的开启电压。
13.优选地，所述下拉电路还包括一使能电路，所述使能电路连接至所述下拉晶体管的栅极和源极之间，当所述使能电路断开时，所述下拉晶体管受控导通或关断；当所述使能电路导通时，所述下拉晶体管的栅极和源极被短接以使得所述下拉晶体管关断。
14.优选地，所述使能电路包括一晶体管，其在所述同步整流控制电路的供电电压达到所述开启阈值前保持关断；在所述同步整流控制电路的供电电压达到所述开启阈值后保持导通。
15.优选地，所述驱动下拉电路还包括下拉供电电路，所述下拉供电电路在所述时间区间内，将所述同步整流管的漏极电压转换为用于驱动所述下拉电路中下拉晶体管的驱动电压。
16.优选地，所述下拉供电电路包括第一晶体管、第一稳压管以及第一电阻，其中所述第一电阻和所述第一稳压管串联连接在所述同步整流管的漏极电压以及地电平之间，所述第一晶体管的漏极连接至所述漏极电压，栅极连接至所述第一稳压管的阴极，所述第一稳压管的阳极连接至所述地电平，所述第一晶体管的源极耦接至所述下拉电路以为所述下拉晶体管提供所述驱动电压。
17.优选地，所述下拉供电电路还包括一二极管，用以防止所述下拉晶体管的驱动电压向所述下拉供电电路放电，所述二极管的阳极耦接至所述第一晶体管的源极，阴极耦接至所述下拉电路。
18.优选地，还包括同步整流管驱动电路，用以接收用于控制所述同步整流管通断状态的pwm信号，并根据所述pwm信号生成用于驱动所述同步整流管的驱动电压。
19.第二方面，提供一种开关电源，包括：
20.功率级电路，以及
21.上述的同步整流控制电路。
22.本发明的同步整流控制电路，在同步整流控制电路上电后，且其供电电压达到开启阈值前的时间区间内，通过下拉同步整流管的驱动电压至其开启电压以下，以使得同步整流管在所述时间区间内保持关断，从而避免由于同步整流管在启机阶段误开通而出现负电流的情况发生。
附图说明
23.为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据提供的附图获得其他的附图。
24.图1为依据本发明的第一实施例的同步整流控制电路的结构框图；
25.图2为依据本发明的同步整流控制电路的工作波形图；
26.图3为依据本发明的第二实施例的同步整流控制电路的电路示意图。
具体实施方式
27.以下基于实施例对本发明进行描述，但是本发明并不仅仅限于这些实施例。在下文对本发明的细节描述中，详尽描述了一些特定的细节部分。对本领域技术人员来说没有这些细节部分的描述也可以完全理解本发明。为了避免混淆本发明的实质，公知的方法、过程、流程、元件和电路并没有详细叙述。
28.此外，本领域普通技术人员应当理解，在此提供的附图都是为了说明的目的，并且附图不一定是按比例绘制的。
29.同时，应当理解，在以下的描述中，“电路”是指由至少一个元件或子电路通过电气连接或电磁连接构成的导电回路。当称元件或电路“连接到”另一元件或称元件/电路“连接在”两个节点之间时，它可以是直接耦接或连接到另一元件或者可以存在中间元件，元件之间的连接可以是物理上的、逻辑上的、或者其结合。相反，当称元件“直接耦接到”或“直接连接到”另一元件时，意味着两者不存在中间元件。
30.除非上下文明确要求，否则整个说明书和权利要求书中的“包括”、“包含”等类似词语应当解释为包含的含义而不是排他或穷举的含义；也就是说，是“包括但不限于”的含义。
31.在本发明的描述中，需要理解的是，术语“第一”、“第二”等仅用于描述目的，而不能理解为指示或暗示相对重要性。此外，在本发明的描述中，除非另有说明，“多个”的含义是两个或两个以上。
32.图1为依据本发明的第一实施例的同步整流控制电路的结构框图。如图1所示，本发明以应用于反激电路为例进行说明，通常，反激电路包括主功率管、主功率管控制电路、同步整流管sr、同步整流控制电路10以及变压器，其中主功率管控制电路与现有技术相同，在此不作说明。本发明旨在通过对同步整流控制电路的设计以实现在启机阶段，也即同步整流控制电路上电后，且其供电电压达到开启阈值von前的时间区间内，同步整流管sr不会由于寄生电容的存在而使得其栅极电压被耦合升高，从而引起同步整流管sr误开通进而出现负电流。本领域技术人员可以理解的是，图1中示出的连接在同步整流管sr漏栅极之间的电容cgd、栅源极之间的电容cgs以及漏源极之间的电容cds，并非实际的外接电容，而是同步整流管sr自身的寄生电容。
33.如图1所示，依据本发明第一实施例的同步整流控制电路10主要包括驱动下拉电路11以及同步整流管驱动电路12。
34.驱动下拉电路11，用以在同步整流控制电路10上电后，且其供电电压达到开启阈值von前的时间区间内，通过控制同步整流管sr的驱动电压v
gate_sr
以使得同步整流管sr在所述时间区间内保持关断。优选地，在同步整流控制电路10启机阶段，驱动下拉电路11在所述时间区间内，通过在同步整流管sr的漏极端取电以实现下拉同步整流管sr的驱动电压v
gate_sr
以使得同步整流管sr在所述时间区间内保持关断。
35.在一些优选地实施方案中，驱动下拉电路11通过在所述时间区间内，将同步整流管sr的驱动电压v
gate_sr
下拉至其开启电压vth以下以使得同步整流管sr在所述时间区间内保持关断；在另一些优选地实施方案中，驱动下拉电路11通过在所述时间区间内，将同步整流管sr的栅极耦接至地电平，也即将其驱动电压v
gate_sr
下拉至零电压以使得同步整流管sr在所述时间区间内保持关断，从而防止由于同步整流管sr误开通而出现负电流的情况发
生。
36.同步整流管驱动电路12，用以接收用于控制同步整流管sr通断状态的pwm信号，并根据所述pwm信号生成驱动电压v
gate_sr
。驱动电压v
gate_sr
接入同步整流管sr的栅极，以控制同步整流管sr的导通和关断，从而使得反激电路的输出信号满足负载的要求。当pwm信号为有效状态时，驱动电压v
gate_sr
为高电平(这里以同步整流管sr为n型mosfet为例)，同步整流管sr受控导通；当pwm信号为无效状态时，驱动信号v
gate_sr
为低电平，同步整流管sr受控断开。
37.需要注意的是，本发明涉及同步整流控制电路的应用，不限于图中和实施例中的反激电路，也可以用于其他拓扑结构，以反激电路的应用为例，只是为了根据具体应用场景具体说明。
38.进一步地，驱动下拉电路11可以包括下拉电路111以及下拉供电电路112。具体地，下拉电路111在所述时间区间内将同步整流管sr的驱动电压v
gate_sr
下拉至开启电压vth以下以使得同步整流管sr在所述时间区间内保持关断，且在所述时间区间以外，也即同步整流控制电路正常工作阶段时切断下拉同步整流管sr的驱动电压v
gate_sr
的通路，以使得同步整流管sr独立地受控于上述pwm信号导通和关断，从而使得反激电路的输出信号满足负载的要求。
39.下拉电路111的一端连接至同步整流管sr的栅极gate，用以下拉驱动电压v
gate_sr
的幅值，在一种可能的实施方式中，下拉电路111通过连接在同步整流管sr的栅极与第一电平之间的下拉晶体管s1来实现下拉驱动电压v
gate_sr
的功能。当下拉晶体管s1导通时，同步整流管sr的驱动电压v
gate_sr
被控制在第一电平，设置所述第一电平小于同步整流管sr的开启电压vth，以实现在所述时间区间内保持同步整流管sr关断。在一种实施方式中，下拉晶体管s1连接在同步整流管sr的栅极和参考地gnd之间，以将驱动电压v
gate_sr
下拉至零电平。当然，可以理解的是，也可以采用其他的电路结构实现将同步整流管sr的驱动电压v
gate_sr
下拉的功能，而不必限定在图1所示的实施方式中。
40.下拉供电电路112，用以在所述时间区间内，将同步整流管sr的漏极电压v
drain
转换为下拉电路111的驱动电压。具体地，参见图1，下拉供电电路112输出的驱动电压v
gate_s1
，用以驱动下拉晶体管s1导通，从而将同步整流管sr的驱动电压v
gate_sr
下拉。
41.图2为依据本发明的同步整流控制电路的工作波形图。如图2所示，在t0
‑
t1时间区间内，同步整流控制电路10的供电电压v
dd
还未上升至开启阈值von，由于主功率管已经开始工作，所以同步整流管sr的漏极电压v
drain
随着主功率管的通断状态变化而开始跳变，但是由于在此时间区间内，下拉供电电路112从同步整流管sr的漏极电压v
drain
获取供电电压，以输出有效的驱动电压v
gate_s1
来维持下拉电路111中用于下拉同步整流管sr的驱动电压v
gate_sr
的通路的导通，进而使得在此时间区间内，同步整流管sr的驱动电压v
gate_sr
被控制在一个不足以使其导通的电压下，从而防止由于同步整流管sr在启机阶段误开通而出现负电流的情况发生；在t1时刻后，同步整流控制电路10的供电电压v
dd
达到其开启阈值von，下拉电路111切断用于下拉同步整流管sr的驱动电压v
gate_sr
的通路，同步整流管sr被同步整流管驱动电路12驱动，受控于pwm信号导通和关断，从而进入正常工作状态，驱动电压v
gate_sr
逐渐升高。
42.至此可见，本发明的同步整流控制电路，在同步整流控制电路上电后，且其供电电
压达到开启阈值前的时间区间内，通过下拉同步整流管的驱动电压至其开启电压以下，以使得同步整流管在所述时间区间内保持关断，从而避免由于同步整流管在启机阶段误开通而出现负电流的情况发生。
43.图3为依据本发明的第二实施例的同步整流控制电路的电路示意图。同步整流控制电路30主要包括驱动下拉电路31以及同步整流管驱动电路32。
44.驱动下拉电路31通过在同步整流控制电路30的供电电压v
dd
还未上升至开启阈值von的时间区间内(如图2中的t0
‑
t1时间区间)，将同步整流管sr的驱动电压v
gate_sr
下拉至其开启电压vth以下以使得同步整流管sr在所述时间区间内保持关断。在本发明实施例中，优选地，驱动下拉电路31在所述时间区间内，将同步整流管sr的栅极gate耦接至地电平gnd，也即将其驱动电压v
gate_sr
下拉至零电压以使得同步整流管sr在所述时间区间内保持关断，从而防止由于同步整流管sr误开通而出现负电流的情况发生。
45.优选地，驱动下拉电路31可以包括下拉电路311以及下拉供电电路312。
46.具体地，下拉电路311包括下拉晶体管s1，下拉晶体s1管连接至同步整流管sr的栅极gate与地电平gnd，当下拉晶体管s1导通时，同步整流管sr的栅极gate被连接至地电平gnd以在所述时间区间内保持同步整流管sr关断。
47.进一步地，下拉电路311还包括一使能电路，所述使能电路连接至下拉晶体管s1的栅极和源极之间，当所述使能电路断开时，下拉晶体管s1受其驱动电压v
gate_s1
的控制导通和关断；当所述使能电路导通时，下拉晶体管s1的栅极和源极被短接以使得下拉晶体管s1关断。具体地，使能电路在同步整流控制电路30的供电电压v
dd
达到开启阈值von前保持关断；在同步整流控制电路30的供电电压v
dd
达到所述开启阈值后保持导通。优选地，使能电路由晶体管s2构成，晶体管s2的两个功率端之一连接至下拉晶体管s1的栅极，晶体管s2的另一功率端连接至下拉晶体管s1的源极。
48.在同步整流控制电路30正常工作前，晶体管s2的控制信号为无效状态，同步整流管sr的漏极电压v
drain
通过下拉供电电路312对下拉晶体管s1的栅极充电，下拉晶体管s1会下拉同步整流管sr驱动电压v
gate_sr
；在同步整流控制电路30的供电电压达到开启阈值von，其正常工作后，晶体管s2的控制信号为有效状态，晶体管s2导通，下拉晶体管s1的栅极被放电，下拉晶体管s1关断，从而不会影响到同步整流管sr的开关动作，同步整流管sr的栅极gate被同步整流管驱动电路32控制。
49.下拉供电电路312在所述时间区间内，将同步整流管sr的漏极电压v
drain
转换为下拉电路311的驱动电压v
gate_s1
，下拉晶体管s1受驱动电压v
gate_s1
的控制导通以下拉同步整流管sr的栅极电压。
50.在本发明实施例中，优选地，下拉供电电路312包括第一晶体管s3、第一稳压管zd1以及第一电阻r1，其中第一电阻r1和第一稳压管zd1串联连接在漏极电压v
drain
接收端以及地电平gnd之间，第一晶体管s3的漏极连接至漏极电压v
drain
接收端，栅极连接至第一稳压管zd1的阴极，且第一稳压管zd1的阳极连接至地电平gnd，第一晶体管s3的源极耦接至下拉电路311以为其提供所述驱动电压v
gate_s1
。其中，第一稳压管zd1可以被优选为齐纳击穿二极管。
51.进一步地，下拉供电电路312还包括二极管d1和第二电阻r2，二极管d1用以防止驱动电压v
gate_s1
向下拉供电电路312放电，二极管d1的阳极通过第二电阻r2连接至第一晶体
管s3的源极，二极管d1的阴极与下拉电路311中下拉晶体管s1的栅极连接。
52.下拉供电电路312工作原理为：当同步整流管sr的漏极电压v
drain
为高电平时，经过第一电阻r1后，第一稳压管zd1的电压被钳位在其稳定电压，该稳定电压驱动第一晶体管s3使其导通，充电电流经过第一晶体管s3、第二电阻r2以及二极管d1给下拉晶体管s1的栅极充电，使下拉晶体管s1导通，以在同步整流控制电路30正常工作前，下拉同步整流管sr的驱动电压v
gate_sr
从而使得同步整流管sr保持关断；当同步整流管sr的漏极电压v
drain
为低电平时，二极管d1反向截止，下拉晶体管s1的栅极电压，即驱动电压v
gate_s1
不会被放电，下拉晶体管s1得以持续导通。
53.需要说明的是，下拉供电电路312的电路结构并不限于图3中所示的结构，实际上，只要能够实现在同步整流控制电路30正常工作前，通过在同步整流管sr的漏极端获取其漏极电压v
drain
，并将该漏极电压v
drain
转换为满足下拉电路311的驱动要求的电压即可。由于同步整流管sr的漏极电压v
drain
一般较高，不可以被直接用以下拉电路311的驱动电压，例如在本发明实施例中，漏极电压v
drain
可能在200v左右，但是下拉晶体管s1的驱动电压v
gate_s1
一般在几v左右，故需要下拉供电电路312进行电压转换。
54.同步整流管驱动电路32采用图腾柱电路结构以提高驱动能力，具体包括：p型mosfet的上晶体管s4以及n型mosfet的下晶体管s5。上晶体管s4和下晶体管s5串联连接在供电电压v
dd
和地电平gnd之间，且上晶体管s4的一个功率端接收供电电压v
dd
，下晶体管s5的一个功率端连接至地电平gnd，并在上晶体管s4和下晶体管s5的公共端生成同步整流管sr的驱动电压v
gate_sr
。同步整流管驱动电路32还包括第一反相缓冲放大器u1以及第二反相缓冲放大器u2，分别设置在上晶体管s4和下晶体管s5的控制端，其目的在于，当用于控制同步整流管sr通断状态的pwm信号为高电平时，上晶体管s4导通使得供电电压v
dd
连接至同步整流管sr的栅极以驱动其导通；当用于控制同步整流管sr通断状态的pwm信号为低电平时，下晶体管s5导通使得地电平gnd连接至同步整流管sr的栅极以使其关断。
55.至此可见，本发明的同步整流控制电路，在同步整流控制电路上电后，且其供电电压达到开启阈值前的时间区间内，通过下拉同步整流管的驱动电压至其开启电压以下，以使得同步整流管在所述时间区间内保持关断，从而避免由于同步整流管在启机阶段误开通而出现负电流的情况发生。
56.以上所述仅为本发明的优选实施例，并不用于限制本发明，对于本领域技术人员而言，本发明可以有各种改动和变化。凡在本发明的精神和原理之内所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。