静电释放钳位电路及多点同步释放静电的方法与流程

1.本公开涉及集成电路设计技术领域，更具体地，涉及静电释放钳位电路、芯片、多芯片封装、多芯片系统及多点同步释放静电的方法。


背景技术：

2.随着芯片制造工艺水平的提升，芯片的规模越来越大，对芯片尺寸的要求越来越高，需要在更小的硅衬底表面区域内实现更高的集成度，对器件耐压也越来越低，这些都对静电释放(electro-static discharge,esd)电路的esd防护能力提出了更高的要求。
3.同时，随着现代集成电路技术的发展，为了满足各种应用需求，多个大规模、超大规模集成电路裸片(die)封装在一个封装基板的情况越来越多，形成多芯片封装(multi-chip-package，mcp)系统。包含多芯片封装系统的mcp芯片非常容易发生esd事件，为保证超大规模芯片的esd防护能力，目前广泛采用在芯片中放置一个或多个钳位电路的方式，放置一个钳位电路难以满足芯片中不同位置的静电的释放需求，但是在芯片不同位置放置多个钳位电路时，由于钳位电路彼此之间相距较远以及不同位置钳位电路的寄生网络的差异，钳位电路之间无法有效协同工作，经常出现部分钳位电路先被导通进行静电释放，部分钳位电路没能够及时导通，导致钳位电路烧毁，影响芯片的esd性能。
4.因此，需要一种静电释放钳位电路及多点同步释放静电方法，满足超大规模芯片中不同位置的同步释放静电需求，提升静电释放钳位电路的静电释放能力和可靠性，以及芯片的esd防护能力。


技术实现要素：

5.为了解决上述问题，本公开提供了一种静电释放钳位电路及多点同步释放静电方法，通过位于电源的一个连接端附近的静电释放钳位电路检测静电干扰，并在静电释放钳位电路中设置多个放电模块，分别与其他位置的电源连接端相连，释放其他位置的电源连接端的静电。
6.本公开的实施例提供了一种静电释放钳位电路及多点同步释放静电方法。
7.本公开的实施例提供了一种静电释放钳位电路，连接于电源和地之间，所述电源具有至少两个连接端，包括：电压采样模块，被配置为在所述至少两个连接端中的第一连接端处接收所述电源电压，用以向第一节点提供第一控制电压；驱动模块，被配置为连接到所述第一节点以接收第一控制电压，并在所述第一控制电压的控制下，向第二节点提供第二控制电压；第一放电模块，被配置为连接到所述第二节点，并在所述第二控制电压的控制下，释放所述第一连接端的静电电荷至所述地；以及第二放电模块，被配置为连接到所述第二节点，并在所述第二控制电压的控制下，释放所述至少两个连接端中除所述第一连接端之外的至少一部分连接端的静电电荷至所述地。
8.本公开的实施例还提供了一种芯片，包括多个电路区域，在所述多个电路区域中的至少两个电路区域中布置有如本公开的实施例的静电释放钳位电路。
9.本公开的实施例还提供了一种多芯片封装，包括多个芯片放置区，在所述多个芯片放置区中的至少两个芯片放置区中布置有如本公开的实施例的静电释放钳位电路。
10.本公开的实施例还提供了一种多芯片系统，包括多个芯片，在所述多个芯片的至少两个芯片的外围布置有如本公开的实施例的静电释放钳位电路。
11.本公开的实施例还提供了一种多点同步释放静电的方法，包括在电源的至少两个连接端中的第一连接端处接收电源电压，在所述电源发生静电干扰的情况下，同步释放所述电源的至少两个连接端的静电，其中，第一放电模块释放所述电源的第一连接端的静电电荷至地，第二放电模块释放所述电源的至少两个连接端中除所述第一连接端之外的至少一部分连接端的静电电荷至所述地。
12.根据本公开的实施例，还包括在所述电源的至少两个连接端中的第一连接端处接收所述电源电压并且生成延迟电压，所述延迟电压用于驱动所述第一放电模块和所述第二放电模块的驱动模块。
13.本公开所提供的静电释放钳位电路，通过位于电源的一个连接端附近的静电释放钳位电路检测静电干扰，并在静电释放钳位电路中设置多个放电模块，分别与其他位置的电源连接端相连，释放其他位置的电源连接端的静电，避免采用多个静电释放钳位电路进行静电释放时，多个静电释放钳位电路之间不能协调工作的问题，实现多点同步释放静电，提升静电释放钳位电路的静电释放能力和可靠性，以及芯片的esd防护能力。
附图说明
14.为了更清楚地说明本公开的实施例的技术方案，下面将对实施例的描述中所需要使用的附图作简单的介绍。显而易见地，下面描述中的附图仅仅是本公开的一些示例性实施例，对于本领域普通技术人员来说，在不付出创造性劳动的前提下，还可以根据这些附图获得其它的附图。以下附图并未刻意按实际尺寸等比例缩放绘制，重点在于示出本发明的主旨。
15.图1a示出了根据本公开的实施例的静电释放钳位电路结构的示意框图；
16.图1b示出了根据本公开的实施例的静电释放钳位电路结构的示意图；
17.图2示出了根据本公开的实施例的静电释放钳位电路互联结构的示意图；
18.图3a示出了根据本公开的实施例的静电释放钳位电路结构的示意框图；
19.图3b示出了根据本公开的实施例的静电释放钳位电路结构的示意图；
20.图4a示出了根据本公开的实施例的静电释放钳位电路结构的另一示意框图；
21.图4b示出了根据本公开的实施例的静电释放钳位电路结构的另一示意图；
22.图5a示出了根据本公开的实施例的静电释放钳位电路互联结构的示意框图；
23.图5b示出了根据本公开的实施例的静电释放钳位电路互联结构的示意图；
24.图5c示出了根据本公开的实施例的静电释放钳位电路互联结构的另一示意图；
25.图6示出了根据本公开的实施例的芯片结构的示意框图；
26.图7示出了根据本公开的实施例的多芯片封装结构的示意框图；
27.图8示出了根据本公开的实施例的多芯片系统的示意框图；
28.图9示出了根据本公开的实施例的多点同步释放静电的方法的流程图；
具体实施方式
29.为了使得本公开的目的、技术方案和优点更为明显，下面将参照附图详细描述根据本公开的示例实施例。显然，所描述的实施例仅仅是本公开的一部分实施例，而不是本公开的全部实施例，应理解，本公开不受这里描述的示例实施例的限制。
30.此外，在本说明书和附图中，具有基本上相同或相似步骤和元素用相同或相似的附图标记来表示，且对这些步骤和元素的重复描述将被省略。
31.如本技术和权利要求书中所示，除非上下文明确提示例外情形，“一”、“一个”、“一种”和/或“该”等词并非特指单数，也可包括复数。一般说来，术语“包括”与“包含”仅提示包括已明确标识的步骤和元素，而这些步骤和元素不构成一个排它性的罗列，方法或者设备也可能包含其他的步骤或元素。
32.在本说明书和附图中，具有基本上相同或相似步骤和元素用相同或相似的附图标记来表示，且对这些步骤和元素的重复描述将被省略。同时，在本公开的描述中，术语“第一”、“第二”等仅用于区分描述，而不能理解为指示或暗示相对重要性或排序。
33.此外，在本说明书和附图中，除非另有明确说明，“连接”或者“相连”等类似的词语并非限定于物理的或者机械的连接，而是可以包括电性的连接，不管是直接的还是间接的。
34.除非另有定义，本文所使用的所有的技术和科学术语与属于本公开的技术领域的技术人员通常理解的含义相同。本文中所使用的术语只是为了描述本发明实施例的目的，不是旨在限制本发明。
35.为便于描述本公开，以下介绍与本公开有关的概念。
36.本公开可以应用于集成电路设计(integrated circuit design,ic design)领域。集成电路设计是指以集成电路、超大规模集成电路为目标的设计流程。集成电路设计涉及对电子器件(例如晶体管、电阻器、电容器等)间互连线模型的建立，所有的器件和互连线都需安置在一块半导体衬底材料之上，这些组件通过半导体器件制造工艺(例如光刻等)安置在单一的硅衬底上，从而形成电路。集成电路设计过程中，集成电路的静电释放防护等级是重要的设计指标。
37.静电产生于两种不同静电势的材料接触、摩擦或电器间感应，静电释放是静电荷从一个物体向另一个物体未经控制地转移，特点是长时间积聚、高电压、低电量、和作用时间短。尽管静电释放发生时转移的静电总量通常很小(纳库伦级别)，然而放电的能量积累在硅片上很小的一个区域内，发生在几个纳秒内的静电释放能产生超过1a的峰值电流(cdm：5a甚至更高)，可以蒸发金属连线和穿透氧化层，成为栅氧化层击穿的诱因，可能损坏微芯片。静电释放电路的性能决定着芯片产品的静电释放防护等级，如果静电释放测试不达标，会对芯片的整体性能、使用寿命及出货量产生重大的影响。
38.大规模、超大规模集成电路芯片面积较大，存在多个电源电压，有些电压会通过封装互联在一起，有些会在印刷电路板中互联在一起，在制造、封装、运输、测试、使用过程中非常容易发生静电释放事件，对静电释放的电路的规划与设计提出了更高的要求。
39.综上所述，本公开的实施例提供的方案涉及集成电路设计、静电释放等技术，下面将结合附图对本公开的实施例进行进一步地描述。
40.图1a示出了根据本公开的实施例的静电释放钳位电路结构的示意框图，图1b示出了根据本公开的实施例的静电释放钳位电路结构的示意图。
41.如图1a所示，静电释放钳位电路连接在电源vdd和地vss之间，包括电压采样模块、驱动模块、放电模块，通过放电模块将电源vdd的静电释放至地。如图1b所示，静电释放钳位电路电压采样模块为电阻电容电路，驱动模块为反相器电路，放电模块为一个放电晶体管，放电晶体管用于将电源vdd的静电释放至地，此种静电释放钳位电路只能释放一个电源或一个电源连接端的静电电荷至地。
42.图2示出了根据本公开的实施例的静电释放钳位电路互联结构的示意图。
43.如图2所示，芯片中的两个位置分别放置了一个静电释放钳位电路，第一静电释放钳位电路连接至电源第一连接端vdd_r1并接收第一连接端vdd_r1的电压，第二静电释放钳位电路连接至电源第二连接端vdd_r2并接收第二连接端vdd_r2的电压。在电源vdd产生静电时，第一连接端vdd_r1和第二连接端vdd_r2上同时产生静电电荷，第一静电释放钳位电路在第一连接端vdd_r1的控制下释放第一连接端vdd_r1的静电电荷，第二静电释放钳位电路在第二连接端vdd_r2的控制下释放第二连接端vdd_r2的静电电荷。然而，由于芯片中不同位置的钳位电路的寄生网络的差异，如果静电电荷从第一连接端vdd_r1先进来，第一静电释放钳位电路导通，而第二静电释放钳位电路由于各种原因未能导通，则第二静电释放钳位电路就很容易被损坏甚至烧毁，影响芯片的esd性能。
44.本公开所有实施例中采用的晶体管均可以为薄膜晶体管或场效应管或其他特性相同的器件。在本实施例中，每个晶体管的漏极和源极的连接方式可以互换，因此，本公开实施例中各晶体管的漏极、源极实际是没有区别的。这里，仅仅是为了区分晶体管除栅极之外的两极。本公开实施例中采用的薄膜晶体管可以为nmos晶体管，也可以为pmos晶体管。在本公开实施例中，当采用nmos晶体管时，其第一极可以是漏极，第二极可以是源极，当采用pmos晶体管时，其第一极可以是源极，第二极可以是漏极。在以下实施例中，放电晶体管为nmos晶体管为例进行的说明，可以想到，当采用pmos晶体管时，需要相应调整电压采样电路结构。具体细节不在此赘述，但也应该在本发明的保护范围内。
45.图3a示出了根据本公开的实施例的静电释放钳位电路结构的示意框图。
46.根据本公开的实施例，静电释放钳位电路连接于电源和地之间，所述电源具有至少两个连接端，包括：电压采样模块，被配置为在所述至少两个连接端中的第一连接端处接收所述电源电压，用以向第一节点提供第一控制电压；驱动模块，被配置为连接到所述第一节点以接收第一控制电压，并在所述第一控制电压的控制下，向第二节点提供第二控制电压；第一放电模块，被配置为连接到所述第二节点，并在所述第二控制电压的控制下，释放所述第一连接端的静电电荷至所述地；以及第二放电模块，被配置为连接到所述第二节点，并在所述第二控制电压的控制下，释放所述至少两个连接端中除所述第一连接端之外的至少一部分连接端的静电电荷至所述地。
47.如图3a所示，电压采样模块、驱动模块、第一放电模块连接在电源第一连接端vdd_r1和地vss之间，第二放电模块连接在电源第二连接端vdd_r2和地vss之间，电压采样模块连接至驱动模块，驱动模块连接至第一放电模块和第二放电模块：电压采样模块接收电源第一连接端vdd_r1的电压，向驱动模块输出第一控制电压，控制驱动模块工作，驱动模块接收第一控制电压，在第一控制电压的控制下驱动第一放电模块、第二放电模块工作，第一防电模块释放电源第一连接端vdd_r1的静电电荷到地，第二防电模块释放电源第二连接端vdd_r2的静电电荷到地。
48.图3b示出了根据本公开的实施例的静电释放钳位电路结构的示意图。
49.图3b所示，电源vdd包括两个连接端：第一连接端vdd_r1和第二连接端vdd_r2，通过位于电源的第一连接端vdd_r1附近的静电释放钳位电路检测静电干扰，静电释放钳位电路包括电压采样模块、驱动模块、第一放电模块、第二放电模块。电压采样模块为电阻电容电路，包括电阻r1和电容c1，电阻r1第一端连接电源第一连接端vdd_r1，电阻r1第二端连接电容c1，电容c1第二端接地，电阻r1与电容c1的连接点为第一节点；驱动模块包括反相器电路，包括pmos驱动晶体管mp1和nmos驱动晶体管mn1，pmos驱动晶体管mp1第一极连接第一连接端vdd_r1，第二极连接nmos驱动晶体管mn1第一极，栅极连接第一节点，nmos驱动晶体管mn1第二极接地，栅极连接第一节点，pmos驱动晶体管mp1第二极与nmos驱动晶体管mn1第一极连接交点为第二节点；第一放电模块包括nmos放电晶体管mn2，第一极连接第一连接端vdd_r1，第二极接地，栅极连接第二节点；第二放电模块包括nmos放电晶体管mn3，第一极连接第二连接端vdd_r2，第二极接地，栅极连接第二节点。
50.根据本公开的实施例，通过位于电源的第一连接端vdd_r1附近的静电释放钳位电路检测静电干扰，电源vdd发生静电干扰时产生高正脉冲电压，当在第一连接端vdd_r1检测到静电干扰时，第一连接端vdd_r1高正脉冲电压对电容c1进行充电，阻容电路将高正脉冲电压延时输入至第一节点，在高正脉冲电压到达第一连接端vdd_r1时，驱动晶体管mp1第一极接收的高正脉冲电压大于栅极的第一控制电压，驱动晶体管mp1导通，将第二节点的第二控制电压拉高，放电晶体管mn2导通，放电晶体管mn2释放第一连接端vdd_r1产生的静电电荷至地，当在第二连接端vdd_r2检测到静电干扰时，在第二控制电压和第二连接端vdd_r2产生的高正脉冲电压作用下，放电晶体管mn3导通，释放第二连接端vdd_r2产生的静电电荷至地。
51.基于上述，本公开中，通过位于电源的一个连接端附近的静电释放钳位电路检测静电干扰，并在静电释放钳位电路中设置多个放电模块，分别与其他位置的电源连接端相连，从而实现通过一个静电释放钳位电路同时释放多个位置的静电，提升静电释放钳位电路的静电释放能力。
52.根据本公开的实施例，所述电源包括至少一个电源，所述至少一个电源具有相同和/或不同的目标电压值，所述至少两个连接端与所述至少一个电源相对应。
53.例如，电源vdd可以是一个电压值为5v的电源，具有第一连接端vdd_r1和第二连接端vdd_r2，在电源vdd发生静电干扰时，静电释放钳位电路对5v电源进行静电释放；电源vdd也可以包括两个电压值为3v的电源，第一连接端vdd_r1和第二连接端vdd_r2可以连接至同一个3v的电源，静电释放钳位电路对同一个电源进行静电释放，两个连接端也可以分别连接至两个不同的3v的电源，对不同的电源进行静电释放；电源vdd也可以包括一个电压值为3v的电源和一个电压值为5v的电源，第一连接端vdd_r1连接至3v的电源、第二连接端vdd_r2连接至5v的电源，对不同的电源进行静电释放。
54.基于上述，本公开中，电源连接端可以连接至多个电源，在多个电源产生静电时能够同时对多个电源进行静电释放，提升静电释放钳位电路的静电释放能力。
55.根据本公开的实施例，所述至少一个电源具有相同的目标电压值，所述静电释放钳位电路布置在芯片的第一区域，所述第一连接端位于所述第一区域内，所述至少两个连接端中的至少第二连接端在所述芯片中位于所述第一区域之外。
56.例如，电源vdd可以是一个电压值为5v的电源，第一连接端vdd_r1和第二连接端vdd_r2均连接至电源vdd，静电释放钳位电路放置在芯片的左下角区域，第一连接端vdd_r1也位于芯片的左下角区域，与第一放电模块中的放电晶体管mn2相连，通过位于电源的第一连接端vdd_r1附近的左下角区域的静电释放钳位电路来检测静电干扰，第二连接端vdd_r2位于芯片的右上角区域，与第二放电模块中的放电晶体管mn3相连，即，放电晶体管mn2、mn3分别释放位于芯片左下角区域的第一连接端vdd_r1和位于芯片右上角区域的第二连接端vdd_r2的静电电荷至地。
57.可选地，电源vdd也可以为两个电压值为5v的电源，第一连接端vdd_r1和第二连接端vdd_r2分别连接至两个电源。
58.基于上述，本公开中，电源的至少两个连接端位于芯片中不同区域，通过一个静电释放钳位电路同时对芯片中不同区域的静电进行释放，实现了同步对芯片中不同位置的静电进行释放的效果。
59.图4a示出了根据本公开的实施例的静电释放钳位电路结构的另一示意框图。
60.根据本公开的实施例，所述第二放电模块包括：放电晶体管库，所述放电晶体管库包括至少一个放电晶体管，每个所述放电晶体管连接于所述至少一部分连接端之一和所述地之间，栅极连接至所述第二节点。
61.可选地，放电晶体管库可以包括1个放电晶体管，也可以包括多个放电晶体管。
62.图4b示出了根据本公开的实施例的静电释放钳位电路结构的另一示意图。
63.如图4b所示，电源vdd包括至少两个连接端，即，电源vdd可以包括n-1个连接端，第一连接端vdd_r1、第二连接端vdd_r2
……
第n-1连接端vdd_rn-1，第一连接端vdd_r1连接至第一放电模块，其余连接端vdd_r2至vdd_rn-1连接至第二放电模块；第二放电模块也可以包括更多数量的放电晶体管，例如第二放电模块包括n-2个放电晶体管mn3
……
mn n，放电晶体管mn3连接在第二连接端vdd_r2与地之间，释放vdd_r2的静电电荷至地，放电晶体管mn n连接在第n-1连接端vdd_rn-1与地之间，释放第n-1连接端vdd_rn-1的静电电荷至地。
64.可选地，第二连接端vdd_r2、第n-1连接端vdd_r n-1可以连接同一个电源，也可以连接不同电源。
65.尽管以上仅示出了电源包括两个、n个连接端的实例，本领域技术人员可以理解，根据本公开的原理，可以根据实际情况设置任意个连接端以实现更多点的静电同步释放。上述示例不应构成对本公开保护范围的限制。
66.基于上述，本公开中，通过在一个静电释放钳位电路中设置多个放电模块，分别与其他位置的电源连接端相连，从而实现通过一个静电释放钳位电路同时释放多个位置的静电，提升静电释放钳位电路的静电释放能力。
67.图5a示出了根据本公开的实施例的静电释放钳位电路互联结构的示意框图。
68.如图5a所示，两个静电释放钳位电路相连接，每个静电释放钳位电路包括电压采样模块、驱动模块、第一放电模块、第二放电模块，每个静电钳位释放电路可以是如图3a或图4a示出的静电释放钳位电路结构，在此不再赘述。电源第一连接端vdd_r1连接至左侧静电释放钳位电路的电压采样模块、驱动模块、第一放电模块及右侧静电释放钳位电路的第二放电模块，电源第二连接端vdd_r2连接至右侧静电释放钳位电路的电压采样模块、驱动模块、第一放电模块及左侧静电释放钳位电路的第二放电模块。
69.图5b示出了根据本公开的实施例的静电释放钳位电路互联结构的示意图。
70.如图5b所示，两个静电释放钳位电路相连接，电源第一连接端vdd_r1连接至左侧静电释放钳位电路的电阻电容电路、反相器电路、第一放电晶体管mn2及右侧静电释放钳位电路的第二放电晶体管mn3’，电源第二连接端vdd_r2连接至右侧静电释放钳位电路的电阻电容电路、反相器电路、第一放电晶体管mn2’及右侧静电释放钳位电路的第二放电晶体管mn3’。
71.应了解，尽管在图5b中仅示出了两个静电释放钳位电路相连接，且第二放电模块仅包括一个放电晶体管的实例，本领域技术人员可以理解，根据本公开的原理，可以根据实际情况设置多个静电释放钳位电路相连接，且每个静电释放钳位电路的第二放电模块可以包括多个数量的放电晶体管，以实现对更多点的静电同步释放。上述示例不应构成对本公开保护范围的限制。
72.根据本公开的实施例，所述第一连接端还连接到至少一个位于所述第一区域之外的静电释放钳位电路，并由所述至少一个位于所述第一区域之外的静电释放钳位电路释放所述第一连接端的静电电荷至所述地。
73.例如，图5b中的两个静电释放钳位电路可以分别位于芯片的左下角和右上角，电源的第一连接端vdd_r1位于芯片左下角，通过位于电源的第一连接端vdd_r1附近的芯片左下角的静电释放钳位电路来检测静电干扰，同时电源的第一连接端vdd_r1连接至右上角的静电释放钳位电路的放电晶体管mn3’，电源的第二连接端vdd_r2位于芯片右上角，通过位于电源的第二连接端vdd_r2附近的芯片右上角的静电释放钳位电路来检测静电干扰，同时电源的第二连接端vdd_r2连接至左下角静电释放钳位电路的放电晶体管mn3，两个静电释放钳位电路的地相连。当在第一连接端vdd_r1检测到静电干扰时，芯片左下角的静电释放钳位电路被触发，放电晶体管mn2释放第一连接端vdd_r1的静电电荷至地，当在第二连接端vdd_r2检测到静电干扰时，芯片右下角的静电释放钳位电路被触发，放电晶体管mn2’释放第二连接端vdd_r2的静电电荷至地，当第一连接端vdd_r1和第二连接端vdd_r2均检测到静电干扰时，若有任意一个静电释放钳位电路由于各种原因没能及时触发时，由另一个静电释放钳位电路的第二放电模块释放该静电释放钳位电路对应的电源连接端的静电电荷至地，例如，右上角的静电释放钳位电路的放电晶体管没能够及时触发，左下角静电释放钳位电路的放电晶体管mn3可释放第二连接端vdd_r2的静电电荷至地。
74.可选地，可以仅将电源连接端vdd_r1连接至放电晶体管mn3’，电源连接端vdd_r2不连接至放电晶体管mn3，则两个静电释放钳位电路均可以释放电源连接端vdd_r1的静电，但仅有一个静电释放钳位电路能够释放电源连接端vdd_r2的静电；或仅将电源连接端vdd_r2连接至放电晶体管mn3，电源连接端vdd_r1不连接至放电晶体管mn3’，则两个静电释放钳位电路均可以释放电源连接端vdd_r2的静电，但仅有一个静电释放钳位电路能够释放电源连接端vdd_r1的静电。
75.可选地，电源连接端vdd_r1和电源连接端vdd_r2可以连接至同一个电源，也可以连接至不同电源。
76.可选地，在芯片其余位置，如左上角、右下角也可以布置静电释放钳位电路，四个静电释放钳位电路之间的电源连接端和放电晶体管可以互相连接，如左上角静电释放钳位电路电源连接端连接至左下角静电释放钳位电路的放电晶体管、左下角静电释放钳位电路
电源连接端连接至右下角静电释放钳位电路的放电晶体管、右下角静电释放钳位电路电源连接端连接至右上角静电释放钳位电路的放电晶体管、右上角静电释放钳位电路电源连接端连接至左上角静电释放钳位电路的放电晶体管，也可以采用每两个静电释放钳位电路之间的电源连接端和放电晶体管互相连接的方式，如左上角静电释放钳位电路电源连接端连接至左下角静电释放钳位电路的放电晶体管，左下角静电释放钳位电路电源连接端连接至左上角静电释放钳位电路的放电晶体管，右上角、右下角静电释放钳位电路之间的电源连接端和放电晶体管互相连接的方式。
77.图5c示出了根据本公开的实施例的静电释放钳位电路互联结构的另一示意图。
78.如图5c所示，放电模块可以采用pmos管对电源连接端进行静电释放，相应的，放电晶体管mp2、mp3、mp2’、mp3’均采用pmos管。
79.图6示出了根据本公开的实施例的芯片结构的示意框图。
80.根据本公开的实施例，芯片包括多个电路区域，在所述多个电路区域中的至少两个电路区域中布置有图3a、图3b所示的静电释放钳位电路。
81.如图6所示，芯片可以包括4个电路区域，分别为左上角电路区域、左下角电路区域、右上角电路区域、右下角电路区域，其中右上角电路区域、左下角电路区域均布置有如图3b所示的静电释放钳位电路，右上角电路区域布置的静电钳位释放电路为第一静电钳位释放电路，第一静电钳位释放电路可以对右上角电路区域的电源连接端的静电进行释放，当第一静电钳位释放电路的第二放电模块连接至其他电路区域的电源连接端时，也可以对其他电路区域的电源连接端进行静电释放；左下角电路区域布置的静电钳位释放电路为第二静电钳位释放电路，第二静电钳位释放电路可以对左下角电路区域的电源连接端的静电进行释放，当第二静电钳位释放电路的第二放电模块连接至其他电路区域的电源连接端时，也可以对其他电路区域的电源连接端进行静电释放。
82.可选地，芯片的4个电路区域也可以均布置如图3a所示的静电释放钳位电路。
83.基于上述，本公开中，通过在芯片不同电路区域设置静电释放钳位电路，可以对芯片不同电路区域的静电进行同步释放，提升了芯片的静电释放能力。
84.根据本公开的实施例，芯片电源包括至少一个电源，所述至少一个电源具有相同和/或不同的目标电压值，所述至少两个连接端与其中至少一个电源相对应。
85.例如，芯片也可以包括两个电压值均为3v的电源，分别位于芯片右上角电路区域和左下角电路区域，具有4个连接端，第一连接端vdd_r1至第四连接端vdd_r4，第一连接端vdd_r1和第二连接端vdd_r2连接至右上角电路区域的3v的电源，第三连接端vdd_r3和第四连接端vdd_r4连接至左下角电路区域的3v的电源，第一连接端vdd_r1和第二连接端vdd_r2连接至第一静电释放钳位电路，第三连接端vdd_r3和第四连接端vdd_r4连接至第二静电释放钳位电路，第一静电释放钳位电路对第一连接端vdd_r1和第二连接端vdd_r2进行静电释放，第二静电释放钳位电路对第三连接端vdd_r3和第四连接端vdd_r4进行静电释放。
86.基于上述，本公开中，电源连接端可以连接至芯片的多个电源，在芯片的多个电源产生静电时能够同时对多个电源进行静电释放，提升了芯片的静电释放能力。
87.根据本公开的实施例，所述至少一个电源具有相同的目标电压值，所述静电释放钳位电路布置在所述芯片的第一电路区域，所述第一连接端位于所述第一电路区域内，所述至少两个连接端中除所述第一连接端之外的至少一部分连接端在所述芯片中位于所述
第一电路区域之外。
88.例如，芯片电源vdd具有两个连接端，第一连接端vdd_r1位于芯片的右上角电路区域，与第一静电释放钳位电路第一放电模块中的放电晶体管mn2相连，通过第一静电释放钳位电路检测静电干扰，第二连接端vdd_r2位于芯片的左下角电路区域，与第一静电释放钳位电路的第二放电模块中的放电晶体管mn3相连，即，放电晶体管mn2、mn3分别释放位于芯片右上角电路区域的第一连接端vdd_r1和位于芯片左下角电路区域的第二连接端vdd_r2的静电电荷至地。
89.基于上述，本公开中，电源的至少两个连接端位于芯片中的右上角电路区域和左下角电路区域，达到对芯片中不同电路区域进行静电释放的效果，提升了芯片的静电释放能力及可靠性。
90.根据本公开的实施例，所述第一连接端还连接到至少一个位于所述第一电路区域之外的静电释放钳位电路，并由所述至少一个位于所述第一电路区域之外的静电释放钳位电路释放所述第一连接端的静电电荷至所述地。
91.例如，芯片电源vdd的第一连接端vdd_r1位于芯片的右上角电路区域，与第一静电释放钳位电路第一放电模块中的放电晶体管mn2相连，同时第一连接端vdd_r1与位于芯片的左下角电路区域的第二静电释放钳位电路的第二放电模块中的放电晶体管mn3’相连，当第一静电释放钳位电路检测到第一连接端vdd_r1发生静电干扰时，若第一静电释放钳位电路由于各种原因不能及时触发，可通过第二静电释放钳位电路的第二放电模块中的放电晶体管mn3’释放第一连接端vdd_r1的静电。
92.根据本公开的实施例，所述芯片中的静电释放钳位电路第二放电模块包括：放电晶体管库，所述放电晶体管库包括至少一个放电晶体管，每个所述放电晶体管连接于所述至少两个连接端中除所述第一连接端之外的至少一部分连接端之一和所述地之间，栅极连接至所述第二节点。
93.例如，右上角电路区域的第一静电释放电路的第二放电模块包括2个放电晶体管，分别连接至芯片电源vdd位于左下角电路区域的第二连接端vdd_r2和位于右下角电路区域的第三连接端vdd_r3。
94.基于上述，本公开中，通过增加芯片中的静电释放钳位电路第二放电模块的放电晶体管数量，可以达到一个静电释放钳位电路释放芯片中多个电源连接端的静电电荷的效果，提升了芯片的静电释放能力。
95.图7示出了根据本公开的实施例的多芯片封装结构的示意框图。
96.根据本公开的实施例，多芯片封装包括多个芯片放置区，在所述多个芯片放置区中的至少两个芯片放置区中布置有图3a所示的静电释放钳位电路。
97.如图7所示，多芯片封装包括4个芯片放置区，分别为左上角芯片放置区、左下角芯片放置区、右上角芯片放置区、右下角芯片放置区，其中右上角芯片放置区、左下角芯片放置区均布置有如图3b所示的静电释放钳位电路，右上角芯片放置区布置的静电钳位释放电路为第一静电钳位释放电路，第一静电钳位释放电路可以对右上角芯片放置区的电源连接端的静电进行释放，当第一静电钳位释放电路的第二放电模块连接至其他芯片放置区的电源连接端时，也可以对其他芯片放置区的电源连接端进行静电释放；左下角芯片放置区布置的静电钳位释放电路为第二静电钳位释放电路，第二静电钳位释放电路可以对左下角芯
片放置区的电源连接端的静电进行释放，当第二静电钳位释放电路的第二放电模块连接至其他芯片放置区的电源连接端时，也可以对其他芯片放置区的电源连接端进行静电释放。
98.可选地，多芯片封装的4个芯片放置区也可以均布置如图3a所示的静电释放钳位电路。
99.基于上述，本公开中，通过在多芯片封装的多个芯片放置区布置静电释放钳位电路，可以对多芯片封装的多个芯片放置区同步释放静电，提升了多芯片封装的静电释放能力。
100.根据本公开的实施例，多芯片封装电源包括至少一个电源，所述至少一个电源具有相同和/或不同的目标电压值，所述至少两个连接端与其中至少一个电源相对应。
101.例如，多芯片封装也可以包括两个电压值均为3v的电源，分别位于芯片右上角芯片放置区和左下角芯片放置区，具有4个连接端，第一连接端vdd_r1至第四连接端vdd_r4，第一连接端vdd_r1和第二连接端vdd_r2连接至右上角芯片放置区的3v的电源，第三连接端vdd_r3和第四连接端vdd_r4连接至左下角芯片放置区的3v的电源，第一连接端vdd_r1和第二连接端vdd_r2连接至第一静电释放钳位电路，第三连接端vdd_r3和第四连接端vdd_r4连接至第二静电释放钳位电路，第一静电释放钳位电路对第一连接端vdd_r1和第二连接端vdd_r2进行静电释放，第二静电释放钳位电路对第三连接端vdd_r3和第四连接端vdd_r4进行静电释放。
102.基于上述，本公开中，电源连接端可以连接至多芯片封装的多个电源，在多芯片封装的多个电源产生静电时能够同时对多个电源进行静电释放，提升了多芯片封装的静电释放能力。
103.根据本公开的实施例，所述至少一个多芯片封装电源具有相同的目标电压值，所述静电释放钳位电路布置在所述多芯片封装的第一芯片放置区，所述第一连接端位于所述第一芯片放置区内，所述至少两个连接端中除所述第一连接端之外的至少一部分连接端在所述多芯片封装中位于所述第一芯片放置区之外。
104.例如，多芯片封装电源vdd具有两个连接端，第一连接端vdd_r1位于多芯片封装的右上角芯片放置区，与第一静电释放钳位电路第一放电模块中的放电晶体管mn2相连，通过第一静电释放钳位电路检测静电干扰，第二连接端vdd_r2位于多芯片封装的左下角芯片放置区，与第一静电释放钳位电路的第二放电模块中的放电晶体管mn3相连，即，放电晶体管mn2、mn3分别释放位于多芯片封装右上角芯片放置区的第一连接端vdd_r1和位于多芯片封装左下角芯片放置区的第二连接端vdd_r2的静电电荷至地。
105.基于上述，本公开中，电源的至少两个连接端位于多芯片封装中的右上角芯片放置区和左下角芯片放置区，达到对多芯片封装中不同芯片放置区进行静电释放的效果，提升了多芯片封装的静电释放能力及可靠性。
106.根据本公开的实施例，所述第一连接端还连接到至少一个位于所述第一芯片放置区之外的静电释放钳位电路，并由所述至少一个位于所述第一芯片放置区之外的静电释放钳位电路释放所述第一连接端的静电电荷至所述地。
107.例如，多芯片封装电源vdd具有两个连接端，第一连接端vdd_r1位于多芯片封装的右上角芯片放置区，与第一静电释放钳位电路第一放电模块中的放电晶体管mn2相连，同时第一连接端vdd_r1与位于多芯片封装的左下角芯片放置区的第二静电释放钳位电路的第
二放电模块中的放电晶体管mn3’相连，当第一静电释放钳位电路检测到第一连接端vdd_r1发生静电干扰时，若第一静电释放钳位电路由于各种原因不能及时触发，可通过第二静电释放钳位电路的第二放电模块中的放电晶体管mn3’释放第一连接端vdd_r1的静电。
108.根据本公开的实施例，所述多芯片封装中的静电释放钳位电路第二放电模块包括：放电晶体管库，所述放电晶体管库包括至少一个放电晶体管，每个所述放电晶体管连接于所述至少两个连接端中除所述第一连接端之外的至少一部分连接端之一和所述地之间，栅极连接至所述第二节点。
109.例如，右上角芯片放置区的第一静电释放电路的第二放电模块包括2个放电晶体管，分别连接至多芯片封装电源vdd位于左下角芯片放置区的第二连接端vdd_r2和位于右下角芯片放置区的第三连接端vdd_r3。
110.基于上述，本公开中，通过增加多芯片封装中的静电释放钳位电路第二放电模块的放电晶体管数，可以达到一个静电释放钳位电路释放多芯片封装中多个电源连接端的静电电荷的效果，提升了多芯片封装的静电释放能力。
111.图8示出了根据本公开的实施例的多芯片系统的示意框图。
112.如图8所示，本公开还提供了一种芯片系统，芯片系统包括多个芯片，在所述多个芯片的至少两个芯片的外围布置图3a所示的静电释放钳位电路。
113.例如，芯片系统包括4个芯片，分别为左上角芯片、左下角芯片、右上角芯片、右下角芯片，其中右上角芯片、左下角芯片的外围均布置有如图3b所示的静电释放钳位电路，右上角芯片的外围布置的静电钳位释放电路为第一静电钳位释放电路，第一静电钳位释放电路可以对右上角芯片的外围的电源连接端的静电进行释放，当第一静电钳位释放电路的第二放电模块连接至其他芯片的外围的电源连接端时，也可以对其他芯片的外围的电源连接端进行静电释放；左下角芯片的外围布置的静电钳位释放电路为第二静电钳位释放电路，第二静电钳位释放电路可以对左下角芯片的外围的电源连接端的静电进行释放，当第二静电钳位释放电路的第二放电模块连接至其他芯片的外围的电源连接端时，也可以对其他芯片的外围的电源连接端进行静电释放。
114.可选地，芯片系统的4个芯片的外围也可以均布置如图3a、图3b所示的静电释放钳位电路。
115.基于上述，本公开中，通过在芯片系统的至少两个芯片外围布置静电释放钳位电路，可以对芯片系统的多个芯片同步释放静电，提升芯片系统的静电释放能力及可靠性。
116.根据本公开的实施例，所述多芯片系统电源包括至少一个电源，所述至少一个电源具有相同和/或不同的目标电压值，所述至少两个连接端与所述至少一个电源相对应。
117.例如，多芯片系统也可以包括两个电压值均为3v的电源，分别位于芯片右上角芯片的外围和左下角芯片的外围，具有4个连接端，第一连接端vdd_r1至第四连接端vdd_r4，第一连接端vdd_r1和第二连接端vdd_r2连接至右上角芯片的外围的3v的电源，第三连接端vdd_r3和第四连接端vdd_r4连接至左下角芯片的外围的3v的电源，第一连接端vdd_r1和第二连接端vdd_r2连接至第一静电释放钳位电路，第三连接端vdd_r3和第四连接端vdd_r4连接至第二静电释放钳位电路，第一静电释放钳位电路对第一连接端vdd_r1和第二连接端vdd_r2进行静电释放，第二静电释放钳位电路对第三连接端vdd_r3和第四连接端vdd_r4进行静电释放。
118.基于上述，本公开中，电源连接端可以连接至多芯片系统的多个电源，在多芯片系统的多个电源产生静电时能够同时对多个电源进行静电释放，提升了多芯片系统的静电释放能力。
119.根据本公开的实施例，所述至少一个多芯片系统电源具有相同的目标电压值，所述静电释放钳位电路布置在所述多芯片系统的第一芯片外围，所述第一连接端位于所述第一芯片外围内，所述至少两个连接端中的至少一部分连接端在所述多芯片系统中位于所述第一芯片外围之外。
120.例如，多芯片系统电源vdd具有两个连接端，第一连接端vdd_r1位于多芯片系统的右上角芯片的外围，与第一静电释放钳位电路第一放电模块中的放电晶体管mn2相连，通过第一静电释放钳位电路检测静电干扰，第二连接端vdd_r2位于多芯片系统的左下角芯片的外围，与第一静电释放钳位电路的第二放电模块中的放电晶体管mn3相连，即，放电晶体管mn2、mn3分别释放位于多芯片系统右上角芯片的外围的第一连接端vdd_r1和位于多芯片系统左下角芯片的外围的第二连接端vdd_r2的静电电荷至地。
121.基于上述，本公开中，电源的至少两个连接端位于多芯片系统中的右上角芯片的外围和左下角芯片的外围，达到对多芯片系统中不同芯片的外围进行静电释放的效果，提升了多芯片系统的静电释放能力及可靠性。
122.根据本公开的实施例，所述第一连接端还连接到至少一个位于所述第一芯片外围之外的静电释放钳位电路，并由所述至少一个位于所述第一芯片外围之外的静电释放钳位电路释放所述第一连接端的静电电荷至所述地。
123.例如，多芯片系统电源vdd具有两个连接端，第一连接端vdd_r1位于多芯片系统的右上角芯片的外围，与第一静电释放钳位电路第一放电模块中的放电晶体管mn2相连，同时第一连接端vdd_r1与位于多芯片系统的左下角芯片的外围的第二静电释放钳位电路的第二放电模块中的放电晶体管mn3’相连，当第一静电释放钳位电路检测到第一连接端vdd_r1发生静电干扰时，若第一静电释放钳位电路由于各种原因不能及时触发，可通过第二静电释放钳位电路的第二放电模块中的放电晶体管mn3’释放第一连接端vdd_r1的静电。
124.根据本公开的实施例，多芯片系统中的静电释放钳位电路第二放电模块包括：放电晶体管库，所述放电晶体管库包括至少一个放电晶体管，每个所述放电晶体管连接于所述至少两个连接端中除所述第一连接端之外的至少一部分连接端之一和所述地之间，栅极连接至所述第二节点。
125.例如，右上角芯片的外围的第一静电释放电路的第二放电模块包括2个放电晶体管，分别连接至多芯片系统电源vdd位于左下角芯片的外围的第二连接端vdd_r2和位于右下角芯片的外围的第三连接端vdd_r3。
126.基于上述，本公开中，通过增加多芯片系统中的静电释放钳位电路第二放电模块的放电晶体管数，可以达到一个静电释放钳位电路释放多芯片系统中多个电源连接端的静电电荷的效果，提升了多芯片系统的静电释放能力。
127.根据本公开的实施例，所述至少两个连接端分别属于所述多芯片系统中的同一和/或不同多芯片外围，并且所述至少两个连接端在所述多芯片系统被彼此电性连接。
128.例如，第一连接端vdd_1属于多芯片系统中左下角芯片的外围，第二连接端vdd_1属于多芯片系统中右上角芯片的外围，两个连接端之间通过导线连接。
129.图9示出了根据本公开的实施例的多点同步释放静电的方法的流程图。
130.如图9所示，本公开还提供了一种多点同步释放静电的方法，该方法可以应用于上述静电释放钳位电路，以实现上述静电释放钳位电路的功能。
131.根据本公开的实施例，多点同步释放静电的方法，包括：在电源的至少两个连接端中的第一连接端处接收电源电压，在所述电源发生静电干扰的情况下，同步释放所述电源的至少两个连接端的静电，其中，第一放电模块释放所述电源的第一连接端的静电电荷至地，第二放电模块释放所述电源的至少两个连接端中除所述第一连接端之外的至少一部分连接端的静电电荷至所述地。
132.根据本公开的实施例，多点同步释放静电的方法，还包括：在所述电源的至少两个连接端中的第一连接端处接收所述电源电压并且生成延迟电压，所述延迟电压用于驱动所述第一放电模块和所述第二放电模块的驱动模块。
133.通过本公开的静电释放钳位电路，在静电释放钳位电路中设置多个放电模块，放电模块分别与不同位置的电源连接，释放不同位置的电源的静电，避免位于不同位置的钳位电路不能协调工作导致钳位电路烧毁，实现多点同步释放静电，提升静电释放钳位电路的可靠性及芯片的esd防护能力。
134.需要说明的是，附图中的流程图和框图，图示了按照本公开各种实施例的系统、方法和计算机程序产品的可能实现的体系架构、功能和操作。在这点上，流程图或框图中的每个方框可以代表一个模块、程序段、或代码的一部分，所述模块、程序段、或代码的一部分包含至少一个用于实现规定的逻辑功能的可执行指令。也应当注意，在有些作为替换的实现中，方框中所标注的功能也可以以不同于附图中所标注的顺序发生。例如，两个接连地表示的方框实际上可以基本并行地执行，它们有时也可以按相反的顺序执行，这依所涉及的功能而定。也要注意的是，框图和/或流程图中的每个方框、以及框图和/或流程图中的方框的组合，可以用执行规定的功能或操作的专用的基于硬件的系统来实现，或者可以用专用硬件与计算机指令的组合来实现。
135.一般而言，本公开的各种示例实施例可以在硬件或专用电路、软件、固件、逻辑，或其任何组合中实施。某些方面可以在硬件中实施，而其他方面可以在可以由控制器、微处理器或其他计算设备执行的固件或软件中实施。当本公开的实施例的各方面被图示或描述为框图、流程图或使用某些其他图形表示时，将理解此处描述的方框、装置、系统、技术或方法可以作为非限制性的示例在硬件、软件、固件、专用电路或逻辑、通用硬件或控制器或其他计算设备，或其某些组合中实施。
136.在上面详细描述的本公开的示例实施例仅仅是说明性的，而不是限制性的。本领域技术人员应该理解，在不脱离本公开的原理和精神的情况下，可对这些实施例或其特征进行各种修改和组合，这样的修改应落入本公开的范围内。