专利名称：匹配滤波器的制作方法
技术领域：
本发明涉及适合采用直接序列码分多址的无线接收机中的一种匹配滤波器。
在直接序列码分多址(DC-CDMA[直接序列码分多址])中，发射机主要按例如QPSK(正交相移键控)调制数据码，利用扩频码扩展其带宽和发射该数据码。另一方面，接收机利用与在发射机中相同的扩频码进行交叉相关，检测该相关值的峰值，执行捕获和跟踪，和利用相关检测进行解调。
图11(a)是在利用QPSK的CD-CDMA的系统中的无线终端的发射单元。在该如图11(a)所示的DC-CDMA无线终端的发射单元中，数据码在主调制单元30a中进行QPSK调制，信号的带宽在扩频调制单元30b利用PN码(伪噪声码)进行扩频，扩频调制单元30b的输出在上变频单元30c进行上变频，其功率在RF放大单元30d进行放大，和从天线30e该无线信号被发射到无线传播路径。
图12是当数据利用QPSK在主调制中进行扩频时，表示数据码、扩频码、和发射码之间的关系。数据码Di和Dq在乘法器36a、36b、36c和36d被扩频码Ci和Cq复数相乘，获得的结果在加法器37a和37b进行相加和作为发射码Si和Sq予以输出。复数相乘表示利用数据码Di和Dq和扩频码Ci和Cq的[(Di+jDq)·(Ci+jCq)]的操作，其中j代表虚数单位(j2＝-1)。
接下来，将描述接收系统。图11(b)表示在利用QPSK的无线终端的接收单元31，其带宽已被扩频的弱无线信号被天线31a接收，该无线信号在低噪声RF放大单元31b中被放大，RF放大单元31b的输出在下变频单元31c被下变频。另外，在下变频单元31c中被下变频的信号与在接收单元31内部产生的扩频复制品码在去扩频解调单元31d中进行频带交叉相关，因此提取出窄带信号，和去扩频解调单元31d的输出在主解调单元31e中进行QPSK解调。
图13是表示在利用QPSK的DC-CDMA中的无线终端的接收单元31的详细结构的图。如图13所示，在变频单元31c、去扩频解调单元31d和主解调单元31e中的信号流如以下所表示。即，在变频单元38a的I信道信号与本机振荡器38b的输出进行混频，而在变频器38d的Q信道信号与90°相移器38c的输出进行混频。在A/D(模拟/数字)变换器39a和39b中，变频单元38a和38d的输出被从模拟变换为数字。这些数字信号被分路和被输入到去扩频单元40。在去扩频解调单元40的4个匹配滤波器中，各个信号被频带交叉相关，匹配滤波器40a的输出和匹配滤波器40d的输出在加法器单元41a中进行相加，因此I信道数据Si被输出。按相同的方式，通过反向匹配滤波器40b和匹配滤波器40c的输出获得的信号在加法器41b中进行相加，因此Q信道Sq被输出。这些输出在后置解调处理单元42中被QPSK解调。
接下来，将描述在去扩频解调单元40中的频带交叉相关。去扩频解调单元40按与发射机侧相同的序列产生扩频复制品码Ci和Cq执行去扩频，去扩频解调单元40包括匹配滤波器40a、40b、40c、和40d。当两个扩频码被交叉相关时，I信道分量和Q信道分量的每个被去扩频两次，总的4次。在匹配滤波器40a、40b、40c、和40d中，M(nt)按下列公式(1)进行计算。M(nt)=Σk=1TR(k)·P(nt)·Z-k---(1)]]>其中t是码片持续期，T是抽头数量，R是扩频复制品码，k和n是整数，P(nt)是接收的扩频码，和Z是Z变换中的复数。一个时片周期t代表该扩频码进行转换的时间，是指几十到几百倍的一个比特持续期速率的时间。一个码片持续期t是码片速率的倒数。抽头T的数量代表一个扩频码的长度。扩频码的长度例如是256比特，但还可以利用不同的扩频码，例如128比特等等。接收的扩频码P(nt)和256比特的扩频复制品码R(k)被进行异或，这个结果按码片速率进行移位、相加被输出。因此，A/D变换器39a的输出信号Di和扩频复制品码发生器44a的输出信号Ci在匹配滤波器40a中被交叉相关。按类似的方式，A/D变换器39a的输出信号Di和扩频复制品码发生器44a的输出信号Cq在匹配滤波器40b中被交叉相关。A/D变换器39b的输出信号Dq和扩频复制品码发生器44a的输出Ci在匹配滤波器40c中被交叉相关。A/D变换器39b的输出信号Dq和扩频复制品码发生器44a的输出信号Cq在匹配滤波器40d中被交叉相关。匹配滤波器的数量是4个的原因是防止去扩频信号的S/N(信号/噪声)比的降低。
这种匹配滤波器是去扩频接收的扩频码需要的关键装置。因此存在着要求的低功率。图14是表示该匹配滤波器的方框结构。如图14所示的匹配滤波器40a(40b、40c、40d)利用在接收单元31内部产生的扩频复制品码交叉相关从如图13所示的A/D变换器39a或39b输出的数字信号，因此去扩频该信号。匹配滤波器40a(40b、40c或40d)包括扩频数据路径单元43、扩频复制品码发生器44a、复制品码的寄存器44b、乘法器单元45和加法器单元46。扩频数据路径单元43是一个移位寄存器，该寄存器捕获在每个时钟输入的扩频码和逐级地移位该码，该寄存器包括T个触发器(FF)43-1、43-2、43-3、…43-(T-2)、43-(T-1)和43-T。下文中该触发器有时将被缩写为FF。扩频复制品码发生器44a产生与在发射机中相同的扩频复制品码。用于复制品码的寄存器44b是用于计算由扩频复制品码发生器44a产生的扩频复制品码的寄存器。乘法器单元45用用于复制品码的寄存器44b的每个输出乘以触发器(FF)43-1、43-2、43-3、…43-(T-2)、43-(T-1)和43-T的每个输出。加法器单元46相加来自乘法器单元45的各个输出并且输出相加的结果。乘法器单元45和加法器46的每个具有数量为T的抽头，每个码片的时钟被输入到该抽头中。在图14中，扩频数据路径比特的数量代表等于在主调制中调制多值的比特数。在这种情况下，扩频数据路径比特的数量是6。该接收的扩频码代表利用6个比特接收的一个符号。因此，需要的触发器总数量N是由N＝D×T给出，其中D是扩频数据路径比特数量和T是触发器的抽头的数量。
这个电路是其中过取样的次数为1的例子，使得在一个码片持续期中取样被执行一次。因此，该触发器有等于一个扩频码的长度的T的级数。当在一个码片持续期中过取样被执行多次时，多次执行的操作等于在一个码片持续期中过取样的次数。例如，在4次过取样的情况下，在256比特扩频码的一个码片持续期执行4次取样。触发器M的级数是由M＝T×O给出的。其中T是抽头T的数量和O是过取样的次数。因此，需要的触发器的总数由N＝D×M给出，其中D是扩频数据路径比特的数量和M是触发器的级数。
图15是匹配滤波器的功能方框图。该滤波器仅需要在如图15所示的扩频数据路径单元43中保持一个周期的包含多个比特的一个接收扩频码(扩频数据输入)，该单元不需要移位扩频码。扩频码的一个周期是接收的扩频码被保持的时间，对应于P(nt)的寿命时间。这个周期U被表示为U＝[(一个码片的持续期)×(抽头的数量)]。在乘法器45和加法器46中执行公式(1)的运算，和可以不受次序或运算器的位置的限制在任何部分中执行，因为运算并不涉及在前和在后执行的运算结果。另外，因为对任何接收的扩频码运算的内容是完全相同的，可以看出该运算是“对称”的。利用该匹配滤波器，初始捕获可以非常迅速，和达到去扩频的处理可以被一次完成。该匹配滤波器具有下面(1)到(4)特征。
(1)在等于或大于码片速率(在过取样的情况下)的频率下操作；(2)因为扩频数据路径单元一般是由移位寄存器构成的，所有触发器始终在操作；(3)为了某种处理数据有待移位，使用在两级中的主/从型触发器作为构成移位寄存器的触发器。
图16(a)是表示其中使用主/从型触发器的移位寄存器结构的图。图16(b)是表示在两级中的主/从型触发器的结构的例子。在主FF的时钟和从FF的时钟是给出彼此反相的信号。图16(c)是表示在两级中的主/从型触发器的操作的图。输入信号按后沿时钟(posiedge clock)被进行存储，和被存储的输入信号按负沿时钟(negaedge clock)予以输出，如图16(c)所示。
(4)QPSK情况下，基础上要求4个匹配滤波器，一般区分为I信道和Q信道。
但是，这些特征反而引起下列问题。即，这些特征引起(i)功耗的增加；(ii)因为器件工作在高频率下，将要操作的触发器数量的增加；(iii和iv)扩频数据路径单元的电路规模的增加；另外，从(ii)到(iv)，由于长的寄存器和加法器，电路的规模增加。再有，在扩频数据路径单元中转换的动作非常多，功耗也增加。
本发明的某些发明人在下面的出版物中已经建议一种基本上是环型寄存器的结构。
在Ben CHEN和Hideto FURUKAWA的“用于宽带DC-CDMA的低功耗数字匹配滤波器设计”；出版物The Institute ofElectronics、Information and Communication Engineers，1998，中的“电路和系统的技术组(CAS)”讨论会(1998.4月20日和21日)。
图17是公开在上述出版物中的匹配滤波器50的原理方框图。。接收的扩频信号被存储在由扩频数据输入控制单元51a指定的扩频数据路径单元51b中的各个FF之一。顺便说说，如图17所示的FF的数量等于[(抽头数)×(过取样的次数)]。由扩频数据输入控制单元51a指定的位置在每个时钟中周期地改变。存储的码被保持在寄存器中仅一个周期，移位并不都被执行。在具有相同数量的乘法器的乘法器单元51c[(抽头数)×(过取样的次数)]中，在其自己站中产生的扩频复制品码在每个时钟中被进行移位，执行异或(EXOR)运算，运算的结果被从加法器单元51d输出，因此去扩频的运算完成。
图18是集中表示扩频数据输入控制单元51a和扩频数据路径单元51b的电路结构的图，所表示的电路结构是概念上的环路。“环”意味着在其中数据在扩频数据路径单元51b被保持的位置是循环改变的。换言之，“环”意味着一种环型电路结构，其中接收的扩频码被存储在移位寄存器电路尾部的触发器中，然后下一个接收的信号被存储在该移位寄存器电路的前部的触发器中。在这种意义上，用于存储(多个比特)的寄存器电路是按一种环型结构。注意，这并不意味着物理上的环型安排。
图19是表示扩频数据输入控制单元51a的结构。如图19所示的移位寄存器电路52是一个被称为圆形罗宾环，由互相连接的[(抽头数)×(过取样的次数)]个触发器构成。在移位寄存器52的尾部的触发器的输出被输入到移位寄存器52的首部的触发器，使得移位寄存器52为与上述电路一样的环形结构。
在该圆形罗宾环中，仅一个触发器指示“1”状态，和其余各触发器都保持“0”状态，处于“1”的触发器在每个取样时钟下连续地移位。这些触发器的输出端既不多又不少地被连接到在下一级的扩频数据路径寄存器电路51b的各触发器上。连接到圆形罗宾环上的在扩频数据路径寄存器电路51b中的仅其状态为“1”的一个触发器捕获接收的扩频码。为此，接收的扩频码被存储的位置是循环变化的。在扩频数据输入控制电路51a中，正在操作中的触发器始终是一个，使得转换动作大大地降低，因此有效地降低了功耗。
但是，每个扩频数据路径寄存器电路51b和圆形罗宾环(移位寄存器电路52)是按1024级简单相互连接的触发器构成的。由于这种原因，从电路结构或布局的角度看电路过份地集中，使得这种布局变得无法实现。
就上述问题而论，本发明的一个目的是提供一种匹配滤波器，其中扩频数据路径单元被分为数量等于过取样的数量的子扩频数据路径单元，以便减小扩频数据路径单元的规模，每个子扩频数据路径单元利用锁存电路构成，使得进一步减小电路规模，每个子扩频数据路径单元使用一个独立的时钟，以便降低电路操工作频率，一个码负载寄存器始终识别一个扩频码的前导位置，使得该扩频码可以被瞬时转换，和一种动态屏蔽被用作解决多抽头码，因此匹配滤波器的转换动作和整个电路的电路规模被有效地降低。
因此，本发明提供一种包括扩频数据路径单元的匹配滤波器，该路径单元包括能够选择性地输出扩频数据的第一选择器，多个子扩频数据路径单元，它们中的每个包括多个暂时保存来自第一选择器的扩频数据的锁存电路，和能够选择性地输出来自各子扩频数据路径单元的输出的第二选择器，包括用于按照扩频数据的输入对第一和第二选择器执行选择控制的选择器控制单元的扩频数据路径输入控制单元，和用于对各子扩频数据路径单元执行数据实现保持的数据保存控制单元，能够设置扩频码的扩频码设置单元，和用于将来自扩频数据路径单元的输出乘以来自扩频码设置单元的扩频码、相加该相乘的结果和输出该相加的结果的计算单元。
因此，利用上述结构，布线变得简单，和避免了电路的过分集中。因为庞大的扩频数据路径单元被分割，所以不是高速时钟，而是低速时钟可以被利用，使得功耗可以被降低。另外，该匹配滤波器的转换动作和整个电路的电路规模都可以被有效地降低。
上述扩频数据路径单元可以包括数量等于过取样的次数的子扩频数据路径单元，每个子扩频数据路径单元可以由等于抽头的数量的锁存电路构成。
因此有可能在一个时钟中取出各个内容，这相对于速度而言是有益的。还有可能降低整个电路的规模，因为不利用使电路规模增加的移位寄存器。
数据保持控制单元可以包括圆形罗宾环，其中按环形安排在数量上等于抽头数的有限状态保持单元，和等于抽头数的有限状态保持单元的状态按码片速率被连续地改变，使得在等于抽头数的各有限状态保持单元中仅一个有限状态保持单元的状态与其它各有限状态保持单元的状态不同，以便保持在构成每个子扩频数据路径单元的各锁存电路中的数据按预定次序更新。
因此，利用上述结构，布局变得容易和可以避免无用的转换，因为不利用庞大的[(过取样的次数)×(抽头数)]的移位寄存器电路。
上述选择器控制单元可以包括用于在一个码片持续期产生多种相位状态信号和循环地输出这些相位状态信号的相位计数器，第一选择器可以与来自该相位计数器的不同种类相位信号同步地循环输入扩频数据到各子扩频数据路径单元，而第二选择器可以从各子扩频数据路径单元中选择一个输出和与来自该相位计数器的各不同种类相位状态信号中对应的一个同步地输出该选择的输出。不同种类相位状态信号可以对应于数量上等于每个过取样的次数的各相位状态。
因此，电路的布局变得容易，和避免无用的转换，因为不利用庞大的移位寄存器电路。
上述扩频码设置单元可以设置多种扩频码，以便解决多种扩频码长度。扩频码设置单元可以包括用于保持用于操作的扩频码的码寄存器和当计算单元操作时向其输入来自外部的控制信号以加载下一个扩频码的码加载寄存器，和该码加载寄存器可以在预定的定时按该码寄存器的预定位置更新内容。可以向码加载寄存器中输入由外部控制的允许/禁止信号，该码加载寄存器当允许/禁止信号为允许时捕获下一个扩频码，而当允许/禁止信号为禁止时不捕获，并且与码寄存器同步地在码寄存器的超前位置由计算更新内容进行控制。
因此，利用上述结构，可以克服扩频码的瞬时转换，即使所利用的扩频码或抽头数进行改变时也是如此。
上述扩频码设置单元可以包括用于保持用于操作的扩频码的码寄存器和当计算单元操作时向其输入来自外部的加载下一个扩频码的控制信号的码加载寄存器，多抽头控制单元可以被安排在计算单元的相乘的输出侧，以便解决多种扩频码的问题，多抽头控制单元可以包括包含不少于使用抽头数的有限状态保持单元的屏蔽环，该屏蔽环的每个有限状态保持单元的输出与计算单元的相乘输出的逻辑积被输出到计算单元的加法单元。
因此，利用上述结构，可能利用一个匹配滤波器解决不同种类扩频码长度的问题，使得在即使一种任选的规范被增加到该系统上也可能跟踪数据，和增加了在设计上的自由度。
在该屏蔽环中，在数量上等于有限状态保持单元的抽头数的连续有限状态保持单元可以保持相同的状态，以便其中一个状态与其它各有限状态保持单元的状态不同，在该屏蔽环中的前导位置可以与码寄存器同步地进行移位。可以向多抽头控制单元输入一个从外部进行控制的扩频码识别信号。
因此，利用上述结构，在该屏蔽环中的前导位置与码寄存器同步地进行移位，使得可能进行数据跟踪。
本发明还提供一种包括扩频数据路径单元的匹配滤波器，该扩频数据路径单元包括多个子扩频数据路径单元，在每个子单元中安排多个锁存电路，以便将扩频数据输入到其中，用于根据扩频数据的输入按预定次序执行到各锁存电路数据保持控制的扩频数据路径输入控制单元，能够设置扩频码的扩频码设置单元，和用于将来自扩频数据路径单元的输出乘以来自扩频码设置单元的扩频码，相加该相乘的结果和输出相加的结果的计算单元。
因此，利用上述结构，布线变得简单和还可以避免电路过分集中。因为庞大的扩频数据路径单元被分割，变得可能利用低速时钟代替高速时钟，这导致该电路的工作频率降低。另外，该匹配滤波器的转换动作和整个电路的规模都有效地降低。
图1是本发明所应用的匹配滤波器的方框图；图2是表示按照本发明的一个实施例的子扩频数据路径单元的结构的图；图3(a)到(e)是表示按照本发明的实施例的代表主时钟和各子扩频数据路径单元的时钟群之间关系的时间图；图4是用于说明在4个子扩频数据路径单元中存储接收的扩频数据的过程的图；图5(a)到(f)是表示按照本发明的实施例的表示码寄存器和码加载寄存器的时间图；图6是表示按照本发明的实施例的码加载寄存器的控制算法的图；图7(a)是描述在当前时间在码寄存器的数据、在码加载寄存器中扩频复制品码和数据的图；图7(b)是描述在下一个时间在码寄存器的数据、扩频复制品码、和在码加载寄存器中的数据的图；图8是表示按照本发明的实施例的多抽头控制单元的结构的图；图9(a)到(h)是表示按照本发明的实施例的子扩频数据路径单元的时间图；图10是本发明所应用的另外的匹配滤波器的方框图；图11(a)是在利用QPSK的DC-CDMA的无线终端的发射单元的方框图；图11(b)是在利用QPSK的DC-CDMA的无线终端的接收单元的方框图；图12是表示在利用QPSK的主调制中当数据被扩频时，数据码、扩频码和发射码之间的关系的图；图13是在利用QPSK的DC-CDMA的无线终端的接收单元的详细结构的图；图14是表示一种匹配滤波器的方框结构的方框图；图15是该匹配滤波器的功能方框图；图16(a)是表示其中利用主/从型触发器的移位寄存器的结构的图；图16(b)是表示在两级中的主/从型触发器的的结构的例子的图；图16(c)是说明在两级中的主/从型触发器的操作的图17是一种匹配滤波器的示意性方框图；图18是集中地表示扩频数据输入控制单元和扩频数据路径单元的电路结构的图；和图19是表示扩频数据输入控制单元的结构的图。
此后，将参照各附图对本发明的各实施例进行描述。
(A)本发明的一个实施例的描述图1是本发明所应用的匹配滤波器的方框图。如图1所示的匹配滤波器包括CDMA控制器10、扩频数据路径单元8、扩频数据路径输入控制单元9、扩频码设置单元6和计算单元5。
为了此后描述方便的缘故，使用在本发明所应用的匹配滤波器11中的具体数值列举如下。抽头数为T＝256，对应于所用扩频码的长度。过取样的次数O是在一个码片持续期中所执行的过取样的次数，设置O＝4。扩频数据路径比特数D代表比特数等于在主调制中的调制多值数的数据宽度，设置D＝6。数据是以作为2的补码表示的6比特进行发射和接收的。此外，码片速率是4MHz，一个码片持续期是其倒数。
如图8所示的扩频数据路径单元8保持接收的扩频码(下文称为扩频数据输入，或者偶尔仅称为扩频数据)，用于计算交叉相关，该单元包括第一选择器1a、各子扩频数据路径单元2a、2b、2c、和2，和2d，和第二选择器1b。在图1中，第一选择器1a被表示为“S1”，各子扩频数据路径单元2a、2b、2c、和2d被表示为“256级子环单元(0#到3#)”，第二选择器1b被表示为“S2”。接收的扩频码被分割为4块和被存储。
第一选择器1a可以选择性地输出扩频数据。每个子扩频数据路径单元2a、2b、2c和2d包括多个暂时保存来自第一选择器1a的扩频数据的锁存电路。扩频数据路径单元8包括子扩频数据路径单元2a、2b、2c和2d。该4个子扩频数据路径单元2a、2b、2c和2d在数量上等于过取样的次数4。每个子扩频数据路径单元2a、2b、2c和2d包括256个锁存电路，每个暂时保存扩频数据。第二选择器1b可以选择性输出来自子扩频数据路径单元2a、2b、2c和2d的输出。
图2是表示按照本发明的实施例的子扩频数据路径单元的结构的图。如图2所示，接收的扩频码被保持在锁存电路14中。这些锁存电路14之一被更新的周期是等于[(抽头数T)×(码片持续期t)]的持续期，对应于接收的数据出现其全部长度所要求的时间。
为了从锁存电路14中取出接收的扩频码，仅要求一个时钟周期，相对于速率而言这是有益的。另外，因为不使用引起电路规模增加的移位寄存器，而是使用较小规模的锁存电路14，这有益地可能降低整个电路规模。因此，变得不需要在两级中使用主/从型触发器，电路规模变为具有等效功能的触发器的1/2或1/3。因此，可以期望电路规模降低1/2或1/3。
再返回图1，如图1所示的扩频数据路径输入控制单元9控制接收的扩频码被写入的位置，以便在上述子扩频数据路径单元2a、2b、2c和2d中的锁存电路14中写入相同的数据，这些路径单元包括选择器控制单元3和数据保持控制单元4。选择器控制单元3按照接收的扩频码，控制在第一选择器1a和第二选择器1b中的选择，该单元3包括相位计数器7。数据保持控制单元4控制在子扩频数据路径单元2a、2b、2c和2d中数据的保持。
相位计数器7在一个码片持续期内产生不同种类的相位状态信号，并且循环输出4种不同种类状态信号的一种相位状态信号。第一选择器1a与来自相位计数器7的4种不同相位状态信号同步地将输入的(接收的)扩频码循环地送到子扩频数据路径单元2a、2b、2c和2d，而第二选择器1b在子扩频数据路径单元2a、2b、2c和2d中选择一个输出，并与对应于来自相位计数器7的4种不同相位状态信号同步地输出该信号。即，这些4种不同种类状态信号对应于等于每个过取样的次数的4种相位状态，因此可能对一种接收的扩频码有4种不同种类的鉴别。为了实现相位状态信号的产生功能，利用一种一端热型(one-hot type)状态发生器，其中4种状态信号利用两个触发器的高和低的组合表示。利用一端热型状态发生器，可能提供被称为“类似脉冲”的噪声。
图3(a)到(e)是表示主时钟(Master Clock)和子扩频数据路径单元2a、2b、2c和2d的时钟群(#0、#1、#2和#3)之间关系的时间图。对于图3(a)所示的主时钟，例如利用16MHz的速率。对于图3(b)到(e)所示的子扩频数据路径单元2a、2b、2c和2d的各时钟，例如利用4MHz。这个值对应于码片速率。如图3(a)到(e)所示，子扩频数据路径单元2a属于时钟群#0，子扩频数据路径单元2b属于时钟群#1，子扩频数据路径单元2c属于时钟群#2和子扩频数据路径单元2d属于时钟群#3，这些时钟的相位彼此被相移1/4周期。
每个子扩频数据路径单元2a、2b、2c和2d利用独立的时钟，因此工作频率从16MHZ被降低到4MHz。在第一选择器1A和第二选择器1b的控制下，接收的扩频码的各输入被循环地送给4个子扩频数据路径单元2a、2b、2c和2d，使得仅一个子扩频数据路径单元可能进行更新操作。这实现了转换速率的降低。
另外，子扩频数据路径单元2a、2b、2c和2d的每个具有256个锁存电路14。为此，不需要准备包含例如，256×1024个锁存电路14的大量移位寄存器，使得电路的布局设计变得容易。
接下来，将描述在子扩频数据路径单元2a、2b、2c和2d中的锁存电路14中写入扩频码的操作。图4是用于说明在上述4个子扩频数据路径单元2a、2b、2c和2d中存储接收的扩频码的图。如图4所示的数据保持控制单元4控制保持在上述子扩频数据路径单元2a、2b、2c和2d中的数据，这些单元包括圆形罗宾环4a。
圆形罗宾环4a是由数量等于环形安排的抽头数的256个有限状态保持单元(触发器)构成的。数据保持控制单元4按码片速率连续地改变256个有限状态保持单元的状态，使得256个有限状态保持单元之一的状态与其它各有限状态保持单元的状态不同，因此写入到构成子扩频数据路径单元2a、2b、2c和2d的锁存电路14中的数据按预定次序进行更新。
圆形罗宾环4a以码片速率(4MHz)工作，和诸如连续指示新接收的扩频码在哪个位置之类的功能被存储。顺便说说，术语“环形”并不是指按字眼上讲电路的安排，而是指其中在移位寄存器的尾部的寄存器的输出被输入到在首部的寄存器中的一种结构，使得数据轮转。同时，仅I信道被表示在图4中，而Q信道几乎是相同的，因此其描述予以省略。
在如图4所示的子扩频数据路径单元2a、2b、2c和2d中存储接收的扩频码的过程如下。即，I信道扩频码被输入到第一选择器1a，这一个扩频码是由4个扩频码组成的和被存储在由圆形罗宾环4a指示的各位置。例如，从接收的扩频码“a”中，通过4次过取样获得扩频码“a0”、“a1”、“a2”和“a3”，这些扩频码由根据相位计数器7的相位状态信号的4种类型工作的第一选择器1a进行分配，并被输入到在子扩频数据路径单元2a、2b、2c和2d中的锁存电路14。
圆形罗宾环4a不按[(抽头数)×(过取样的次数)]那么多级利用大量移位寄存器，使得电路规模被降低。另外，相对于这种电路，电路的布局变得容易。再有，不需要象在按1024(256×4)级的大量移位寄存器电路那样，使用16MHz高速主时钟，因此功耗被有益地降低了。
再回到图1，接下来将描述设置扩频码的转换方法。作为用于相乘的扩频码，由于系统设计上的原因，不同种类的码可能被分配给上行链路(从移动站到基站)到下行链路(从基站到移动站)。在一种特定的约定情况下，扩频码可能被转换，以便在下行链路通信中利用不同的码执行信息传输。因此，要求匹配滤波器11能够解决扩频码的瞬时转换。
如图1所示的扩频码设置单元6可以设置一个扩频码。扩频码设置单元6可以设置多种扩频码，以便解决多种扩频码长度问题。扩频码设置单元6包括保持用于操作的扩频复制品码的码寄存器6a，和当计算单元5操作时从外部输入控制信号以加载下一个扩频复制品码的码加载寄存器6b，其中码加载寄存器6b按预定的定时在码寄存器6a的前导位置(预定位置)更新内容。
CDMA控制器10对匹配滤波器11执行主控制。CDMA控制器10输出允许/禁止信号(码允许(Code-enable))到码加载寄存器6b，同时输出码类型(码类型)到码加载寄存器6b和多抽头控制单元5b。
图5(a)到(f)是表示按照本发明的实施例的码寄存器6a和码加载寄存器6b的定时图。图5(a)表示按16MHz的主时钟(MasterClock)，图5(b)表示按4MHz的码片速率的时钟(Code-Reg-Clock)，图5(c)表示码寄存器6a的的数据(Code-Reg)，按4MHz的码片速率移位。图5(d)表示外部CDMA控制器10(参照图1)控制的允许/禁止信号(Code-enable)，其中1(高电平)代表允许，而0(低电平)代表禁止。图5(e)描述扩频复制品码(输入码)。图5(f)描述码加载寄存器6b的数据(Code-Load Reg)，按过取样速率[(码片速率)×(过取样的次数)]移位，以便快速加载扩频复制品码。当允许/禁止信号(Code-enable)为1时，扩频复制品码(输入码)Cn-4、Cn-3、Cn-2、Cn-1和Cn在码加载寄存器6b中被捕获。当允许/禁止信号(Code-enable)为0时，扩频复制品码Cn+1、Cn+2、Cn+3、Cn+4、Cn+5、Cn+6、…在码加载寄存器6b中不被捕获。
CDMA控制器10的操作，码寄存器6a和码加载寄存器6b按如下进行操作。即，当其它构成部分操作时，码加载寄存器6b在另外一侧预先加载下一个扩频码，和作好准备当需要的时候更新码寄存器6a。另一方面，CDMA控制器10在预定的定时输出码类型信号(Code-type)到码加载寄存器6b，通知到另外的扩频码的转换。利用码类型信号(Code-type)，新的扩频复制品信号被写入码寄存器6a。
如上所述，存储在码寄存器6a中的用于操作的扩频复制品信号的转换被瞬时完成。
同时，为了解决所用扩频码或抽头数的改变，码寄存器6a的首端和码加载寄存器6b的首端应当精确地符合。即，因为在码寄存器6a中的数据始终被移位，即使码寄存器6a被移位到任何位置，码寄存器6a应当作好准备更新来自码寄存器6a的前导位置的新的码。
图6是表示按照本发明的实施例的码加载寄存器的控制算法。该控制算法遵循下列规则。当程序开始时(步骤A1)，码允许/禁止信号在步骤A2进行判断。当码被禁止时，取“否”路径。当在步骤A3输入后沿码寄存器时钟(posiedge Code-Reg-Clock)时，取“是”路径，执行移位操作(步骤A4)，并且程序结束(步骤A5)。按照这种方式按16MHZ时钟执行移位操作，移位操作是按4倍时钟。当在步骤A3没有输入后沿码寄存器时钟时，取“否”路径，且CDMA控制器10不进行任何操作(步骤A6)。
当在步骤A2允许/禁止信号是码允许时，取“是”路径。当在步骤A7输入后沿码寄存器时钟(步骤A7)时，取“是”路径，移位操作和码输入操作被执行(步骤A8)，则程序结束(步骤A9)。为什么执行移位操作和码输入操作接下来将参照图7(a)和7(b)进行描述。
图7(a)是描述按照本发明的实施例的当前时间的在码寄存器6a中的数据、在码加载寄存器6b中的扩频复制品码和数据的图。图7(b)是描述在下一个时间的在码寄存器6a中的数据、在码加载寄存器6b中的扩频复制品码和数据的图。在图7(a)中，扩频复制品码的“5”是有待加载到码加载寄存器6b的。如图7(b)所示，在有待输入的“5”的位置被从当前位置移位一个位置，因为在码寄存器6a中的数据同样始终被移位。为此，当允许/禁止信号是允许时，通过CDMA控制器10控制，码加载寄存器6b被输入允许/禁止信号(码允许)，捕获下一个扩频码。当允许/禁止信号是禁止时，码加载寄存器6b不捕获下一个扩频码。因此，码加载寄存器6b是与码寄存器6a相同步地按码寄存器6a的前导位置的更新内容的算法进行控制的。当扩频码长度从256比特改变为128比特时，码加载寄存器6b可以与之适应。
当如图6所示在步骤A7没有输入后沿码寄存器时钟时，取“否”路径，且CDMA控制器10仅执行码输入(步骤A10)。当码为禁止时，码加载寄存器6b起到与码寄存器6a相似的作用。
因为码加载寄存器6b始终与码寄存器6a同步地操作，可以实现瞬时转换。另外，通过加从长或缩短允许/禁止信号为高电平的周期，可能调整待加载的扩频复制品码的长度。
再回到图1，计算单元5利用来自扩频码设置单元6的扩频码乘以来自上述扩频数据路径单元8的输出，相加该相乘的结果和输出该相加的结果。该计算单元5包括乘法器单元5a和加法器单元5c以及多抽头控制单元5b。乘法器单元5a异或从扩频数据路径单元8的输出和来自扩频码设置单元6输出的扩频复制品码。加法器单元5c相加来自乘法器单元5a的所有输出。多抽头控制单元5b被设置在计算单元5的乘法器单元5a的输出侧，以便解决多种扩频码类型的问题，对所述计算单元5输入可以由CDMA控制器10控制的扩频码识别信号(码类型)。
因此，为了对其输入扩频数据，匹配滤波器11包括扩频数据路径单元8，该单元包含子扩频数据路径单元2a、2b、2c和2d，每个子单元安排有256个锁存电路14，响应于扩频数据的输入按预定的次序对锁存电路14执行数据保持控制的扩频数据路径输入控制单元9，能够设置扩频码的扩频码设置单元6，和用来自扩频码设置单元的扩频码乘以来自上述扩频数据路径单元8的输出、相加该相乘的结果和输出该相加的结果的计算单元5。
图8是描述按照本发明的实施例的多抽头控制单元5b的结构的图。如图8所示的多抽头控制单元5b执行一种控制，使得匹配滤波器11可以自适应于不同种类扩频码长度并用多个连接存环形的触发器15进行配置。为了便于理解，触发器13的数量是24个。如图8所示，它们之中连续8个触发器的状态是“1”(图8中的阴影部分)，所表示的部分被输出到后级而不屏蔽。其它16个触发器的状态是“0”，所表示的部分被屏蔽和不输出到后级。如图8所示的连续处于“1”状态的各部分始终是动态变化的。多抽头控制单元5b的操作方式如下。
在一个扩频码长度中的最大抽头数量被假设为M。例如，在这个实施例中M＝256。按照所要求的屏蔽环，产生在M级中的1比特的屏蔽环。在该屏蔽环中，产生按照抽头数的屏蔽。例如，在128比特长度的扩频码情况下，这56比特中产生128比特的连续“1”的位置(不被屏蔽的位置)和其余“0”的位置(被屏蔽的位置)。不被屏蔽的位置是按Code-Reg-Clock(16MHz)动态移位，如图8由虚线的圆所表示的那样，使得这些屏蔽环是与码寄存器6a同步的。当设置不同抽头数量的扩频码时，获得被异或的输出的M个部分和被屏蔽部分的逻辑积。即，来自计算单元中的乘法器5A的扩频复制品码的输出(参照图5)与所接收的扩频码被进行异或。因此，获得的被异或的输出和被屏蔽部分被逻辑求积，因此只获得所期望的抽头的输出。
如上所述，扩频码设置单元6包括保持用于操作的扩频码的码寄存器6a，和当计算单元5操作时输入来自CDMA控制器10的控制信号(码允许)以加载下一个扩频码的码加载寄存器6b。还在计算单元5的乘法器单元5a的输出侧提供多抽头控制单元5b，以便解决多种扩频码的问题，多抽头控制单元5b包括具有不少于所应用的抽头数的触发器13的屏蔽环，因此屏蔽环的触发器13的每个的输出和计算单元5的乘法器单元5a的输出的逻辑积被输出到计算单元5的加法器单元5c。
在屏蔽环中，在数量上等于触发器13的抽头数的连续的触发器保持相同的状态，使得其状态不同于其它触发器13的状态。屏蔽环的前导位置与码寄存器6A同步地移位，数据跟踪是可能的。
因此，利用一个匹配滤波器11可能解决不同扩频码长度的问题，并且可以实现所用扩频码的瞬时转换的问题。这增强了在CDMA中的倍增度。即使增加系统的任选的规范，系统也可能满足这种规范，因此增加了设计上的自由度。因此，作为产品的各个单元可以通用，导致较低的成本。
利用上述结构，接收的经下变频和经A/D变换的扩频码被存储在由圆形罗宾环4a与共同操作的相位计数器7所指定和由第一选择器1a所分配的位置。接下来，在子扩频数据路径单元2a、2b、2c和2d中的每个扩频码与在码寄存器6a中的扩频复制品码之间的交叉相关被进行计算。
图9(a)到9(h)是表示子扩频数据路径单元2a、2b、2c和2d时间的图。图9(a)的波形是按16MHz的主时钟(Master Clock)的。从圆形罗宾环4a按码片速率(4MHz)输出的各值n-1、n、n+1(＝低于各抽头T的数目)，表示出在这些位置新的扩频码将被更新。从相位计数器7输出的一个码片持续期中的过取样的次序被表示在图9(c)，表示在图9(d)的输入的扩频数据a、b、c、d、e、f、g、h、i、j、k、l、…被分配给子扩频数据路径单元2a、2b、2c和2d。即，表示在图9(d)的扩频码a被输入给在第(n-1)位置的子扩频数据路径单元2a(时钟群#0)。当相位计数器的值从0变为1时，扩频码b被输入给子扩频数据路径单元2b(时钟群#1)。类似地，当相位计数器的值从1变为2时，扩频码c被输入给子扩频数据路径单元2c(时钟群#2)。当相位计数器的值从2变为3时，扩频码d被输入给子扩频数据路径单元2d(时钟群#3)。在下一个瞬间，从圆形罗宾环4a输出的更新位置信息在相位计数器的值返回0的相同的时间从n-1改变为n，扩频码e被输入给在第n位置的子扩频数据路径单元2a(时钟群#0)，并且上述过程被重复。
扩频复制品码改变时，在扩频码设置单元6中的码加载寄存器6b不断地监视来自CDMA控制器10的允许/禁止信号(码允许)，跟踪将被更新的各位置的前导。在这种状态中，当输入扩频码识别信号(码类型)时，码加载寄存器6b在码寄存器6a中设置不同类别的扩频复制品码，多抽头控制单元5b在屏蔽环中屏蔽预定期望长度的位置，用于从乘法器单元5a的输出，因此获得期望的抽头的数量。
通过准备不大的移位寄存器，但移位寄存器的长度等于抽头数，利用圆形罗宾环4a和相位计数器7的信号可以识别接收的扩频码的位置。因此有益地可能降低电路的规模。另外，电路的规模还可以进一步地降低，因为接收的扩频码被存储在锁存电路14中。因此可能大大地改善转换动作，导致电路的功耗大大地降低。
另外，因为可能利用不同种类的扩频码，在射频终端中的各部分可以被通用。即使任选的规范被增加到使用DC-CDMA的系统中，也可能满足这种规范，这导致对用户的服务方面得到改善。
同时，按照下面所描述的结果已经获得按上面的结构的转换动作的效果。条件是扩频数据路径比特的数量是6，过取样的次数是4，抽头的数量是256，码片速率是4MHZ(过取样速率是16MHz)和使用QPSK主调制。
CDMA电路在操作中的功耗依赖于由圆形公式(2)给出的转换功率PSPS＝A×Vd2×F×B×S…(2)其中A是一个预定常数，Vd是供电电压，F是工作频率，B是使用的基本单元数，和S是转换活动度。从逻辑综合中明显可以看出，在电路规模上存在着一个较小的差值，因此这里仅进行转换活动度的估算。
在现存的设计中，在工作的触发器的数量S0(转换动作)是由公式(3)给出S0＝(扩频数据路径比特的数量)×(抽头数)×(过取样的次数)×(扩频数据路径的数量) …(3)从上面的值得到，S0＝6×256×4×2＝12288。
当利用应用本发明的匹配滤波器11时，在工作的触发器的数量S0(转换动作)是由公式(4)给出Sn＝[(扩频数据路径比特的数量)+(码相关寄存器)+(屏蔽)]×(扩频数据路径的数量) …(4)其中码相关寄存器是码寄存器6a和码加载寄存器6b，和其转换活动度是256和256。因为在这个实施例中多抽头是5，屏蔽的转换动作是256×5。即，Sn＝(6+256×2+256×5)×2＝3596从获得的S0＝12288变为Sn＝3596的结果，可以看出整个电路的转换动作被有效地改善了。从这种改善，功耗也改善了，本发明对诸如移动装置之类功耗有苛刻要求的设计是非常有效的。
在较小的电路规模中利用锁存电路14能够使用较小的扩频数据路径单元2a、2b、2c和2d。从电路布局的观点上看，布线变得更简单和避免电路的过分集中，使得电路设计更容易。因为不利用大量的扩频数据路径电路，所以不利用在16MHZ的高速时钟，而是使用4MHz的低速时钟，使得电路的工作频率可以被降低。另外，整个匹配滤波器11的转换动作和电路规模都有效地降低了。
本发明不限于上面的各个例子，而在不脱离本发明的范围的情况下可以作出各种方式的修改。例如，触发器的理论可能被反向，或具体有限状态可能被利用多个比特进行表示或通过另外的存储器件执行。代替一端热型状态产生器，产生另外的状态信号的电路可能被用于形成相位计数器7。另外，扩频数据路径比特的数量可能被从6改变为8，或者抽头的数量可能被改变为不是128或256，或者过取样的次数可能是更大的值。上述的各种修改全然不能损害本发明的优势。
扩频数据路径单元可以通过分成各子扩频数据路径单元形成，而没有能够可变地设置扩频码的长度的功能。
图10是本发明应用的另外一种匹配滤波器。如图10所示的匹配滤波器15包括CDMA控制器10、扩频数据路径单元8、扩频数据路径控制单元9和计算单元5。在这种情况下，仅可以利用固定长度的扩频码。这里，各个单元是用具有相同或等效功能的标号表示的，因此，这些单元的进一步描述被忽略。
利用上述结构，与上述的情况类似可能降低功耗。还可能促进移动装置的但成本。
权利要求
1.一种匹配滤波器，包括扩频数据路径单元(8)，包括能够选择性地输出扩频数据的第一控制器(1a)；多个子扩频数据路径单元(2a、2b、2c、2d)，每个路径单元包括多个暂时保持来自第一选择器(1a)的数据的锁存电路(14)；和能够选择性地从所述子扩频数据路径单元(2a、2b、2c、2d)输出其输出的第二选择器(1b)；扩频数据路径输入控制单元(9)，包括选择器控制单元(9)，用于按照扩频数据的输入对所述第一选择器(1a)和第二选择器(1b)执行选择控制；和数据保持控制单元(4)，用于对所述子扩频数据路径单元(2a、2b、2c、2d)执行数据保持控制；能够设置扩频码的扩频码设置单元(6)；和计算单元(5)，用于用来自所述扩频码设置单元(6)的扩频码乘以来自所述扩频数据路径单元(8)的输出，相加该相乘的结果和输出该相加的结果。
2.如权利要求1所述的匹配滤波器，其中所述扩频数据路径单元(8)包括数量上等于过取样的次数的所述子扩频数据路径单元(2a、2b、2c、2d)；和每个所述子扩频数据路径单元(2a、2b、2c、2d)是利用数量上等于抽头数的锁存电路构成的。
3.如权利要求1所述的匹配滤波器，其中所述数据保持控制单元(4)包括圆形罗宾环(4a)，其中的有限状态保持单元在数量上等于安排在环中的抽头的数量；和在数量上等于所述抽头数的所述有限状态保持单元的状态按码片的速率连续地改变，使得在数量上等于所述抽头数的各有限状态保持单元中仅一个有限系统保持单元的状态不同于其他各有限状态保持单元的状态，以便写入到构成每个所述子扩频数据路径单元(2a、2b、2c、2d)的锁存电路(14)的数据按照一个预定的次序进行更新。
4.如权利要求1所述的匹配滤波器，其中所述选择器(3)包括相位计数器(7)，用于在一个码片持续期中产生多个不同种类的相位状态信号和循环地输出所述不同相位状态信号中的一个相位状态信号；和所述第一选择器(1a)与来自所述相位计数器的所述不同种类的相位状态信号同步地循环地输入扩频数据到所述子扩频数据路径单元(2a、2b、2c、2d)，而第二选择器(1b)从所述子扩频数据路径单元(2a、2b、2c、2d)的各个输出中选择一个输出和与对应于来自所述相位计数器(7)的所述不同相位状态信号之一相同步地输出所选择的输出。
5.如权利要求4所述的匹配滤波器，其中所述相位状态信号的不同种类对应于在数量上等于每个过取样的次数的相位状态。
6.如权利要求4所述的匹配滤波器，其中所述扩频码设置单元(6)可以设置多种扩频码，以便解决多种扩频码长度的问题。
7.如权利要求6所述的匹配滤波器，其中所述扩频码设置单元(6)包括用于保持用于操作的扩频码的码寄存器(6a)和码加载寄存器(6b)，当所述计算单元(5)操作时向码加载寄存器(6b)输入来自外部的控制信号从而加载下一个扩频码；和所述码加载寄存器(6b)按预定时刻在所述码寄存器(6a)的一个预定位置更新内容。
8.如权利要求7所述的匹配滤波器，其中向所述码加载寄存器(6b)输入来自外部的进行控制的允许/禁止信号，所述加载寄存器(6b)当所述允许/禁止信号为允许时捕获下一个扩频码，当所述允许/禁止信号为禁止时不捕获下一个扩频码，由在所述码寄存器(6a)的前导位置与所述码寄存器(6a)相同步的更新内容的算法进行控制。
9.如权利要求6所述的匹配滤波器，其中所述扩频码设置单元(6)包括用于保持用于操作的扩频码的码寄存器(6a)和当所述计算单元操作时被输入来自外部的控制信号从而下载下一个扩频码的码加载寄存器(6b)；多抽头控制单元(5b)被设置在所述计算单元(5)的相乘的输出侧，以便解决多种扩频码的问题；所述多抽头控制单元(5b)包括一个屏蔽环，该环包括数量上不少于应用的抽头数的有限状态保持单元(13)；和所述屏蔽环的每个所述有限状态保持单元(13)的输出和所述计算单元(5)的相乘输出的逻辑积被输出到所述计算单元(5)的加法器单元(5c)。
10.如权利要求9所述的匹配滤波器，其中在所述屏蔽环中，在所述有限状态保持单元(13)中数量等于抽头数的连续的有限状态保持单元(13)保持相同的状态，以便该状态不同于其他有限状态保持单元(13)的状态；和所述屏蔽环中的前导位置是与所述码寄存器(6a)相同步地进行移位。
11.如权利要求9所述的匹配滤波器，其中从外部对所述多抽头控制单元(5b)输入可以进行控制的扩频码识别信号。
12.一种匹配滤波器，包括扩频数据路径单元(8)，包括多个子扩频数据路径单元(2a、2b、2c、2d)，在每个该路径单元中安排多个锁存电路(14)，以便在其中输入扩频数据；扩频数据路径输入控制单元(9)，用于按照扩频数据的输入按预定次序执行到所述锁存电路(14)的数据写入控制；能够设置扩频码的扩频码设置单元(6)；和计算单元(5)，用于用来自所述扩频码设置单元(6)的扩频码乘以来自所述扩频数据路径单元(8)的输出，相加该相乘的结果和输出该相加的结果。
全文摘要
在匹配滤波器中扩频数据路径单元保持输入的扩频数据,乘法器单元用扩频复制品码乘以扩频数据路径单元的输出,加法器相加该相乘的结果和输出该相加的结果。扩频数据路径单元包括能够选择性输出扩频数据的第一选择器,多个子扩频数据路径单元,每个具有多个暂时保持来自第一选择器的扩频数据的锁存电路,和不管选择性输出来自子扩频数据路径单元的输出的第二选择器,因此降低了扩频数据路径单元的电路规模。
文档编号H03H17/02GK1267135SQ0010095
公开日2000年9月20日 申请日期2000年1月12日 优先权日1999年3月16日
发明者陈奔, 内岛诚 申请人:富士通株式会社