多模除法器重定时电路的制作方法

专利名称：多模除法器重定时电路的制作方法
技术领域：
所公开的实施例涉及多模除法器(MMD)。
背景技术：
蜂窝电话内的接收机和发射机电路通常包括一个或多个本地振荡器。 例如，这种本地振荡器可以包括锁相环.(PLL)，该锁相环用于从晶体振荡 器接收稳定但频率相对较低的信号(例如，20MHz)，并生成所选择的相对 较高频率(例如，900MHz)的输出信号。PLL的反馈环包括分频器，其接 收高频信号，并对该高频信号进行分频以获得与来自晶体振荡器的信号具 有相同相位和频率的低频信号。
一种这里称为"多模除法器"(MMD)的除法器经常用于实现分频器。 该MMD接收高频输入信号SIN，并将该信号除以除数值DV，以生成低频 输出信号SOUT。所述MMD包括多个模数除法器级(MDS)，这些MDS 被链接在一起以构成MMD。每个MDS (除最后的MDS外)从所述链中 的下一个MDS接收反馈模数控制信号。每个MDS还接收模数除数控制信 号S。如果特定MDS的模数除数控制信号S具有第一数字逻辑值，那么 MDS在除以二的模式下操作，否则MDS在除以三的模式下操作。MMD 的各个MDS级的模数除数控制信号值S—起确定MMD除以的除数值DV。
在许多MMD应用中，MMD输出信号将具有约为百分之五十的占空 比。相对于高频MMD输入信号，输出信号还将具有较低的抖动。每个MDS 级引入一定量的抖动。由于MDS级的级联，MMD的各个MDS级的抖动 会累加。在包括蜂窝电话标准的一个蜂窝电话应用中，使用最后MDS的输
6出作为MMD输出，这会造成大量的累加抖动，以致不能满足蜂窝电话标 准强加给MMD的噪声要求。
用于解决该问题的一个传统方式是使用无抖动高频MMD输入信号， 以利用高速触发器对抖动的低频MMD输出信号进行同步(进行"重定时")。 这使得触发器的输出几乎无抖动。然而，该解决方案通常需要高频MMD 输入信号和低频MMD输出信号之间的完全确定的相位关系。由于MMD 结构，当除数值DV较大时，很难在两个信号之间维持足够恒定的相位关 系。
用于解决抖动问题的第二种传统方式包括三个触发器。第一触发器将 用于控制第一 MDS级的模数控制信号与高频MMD输入信号进行同步。模 数控制信号是用于确定第一MDS级是除以二还是除以三的信号。将第一触 发器的已同步输出提供给第二触发器的时钟输入端。第二触发器的D输入 端被耦合来接收固定的数字逻辑高值，使得第一触发器的已同步输出的边 沿将该数字逻辑高值时钟输入到第二触发器。第二触发器的其余输入端被 耦合来接收复位信号，该复位信号是来自在MMD中间的若干MDS的若干 信号输出的逻辑组合。因此，该复位信号将第二触发器复位到数字逻辑低。 将第二触发器的输出提供给第三触发器的D输入端，并且使用高频MMD 输入信号作为时钟对第三触发器进行定时，以便使第二触发器的输出与高 频MMD输入信号同步。第三触发器的复位输入端被耦合来接收复位信号。 第三触发器的Q输出端输出所期望的低抖动低频信号，其占空比约为百分 之五十。遗憾的是，由于三个触发器中的两个是利用高频MMD输入信号 作为时钟进行定时，所以该第二种传统解决方案消耗大量功率。因此，功 率消耗非常高。

发明内容
多模除法器(MMD)接收MMD输入信号，将该MMD输入信号除以 一个除数值，并且输出MMD输出信号SOUT。 MMD包括新型重定时电路 (例如，时序逻辑元件)和模数除法器级(MDS)链。每个MDS接收输 入信号，将其除以二或三对来进行分频，并且输出结果作为输出信号。每个MDS对其自己的模数控制信号作出响应，该模数控制信号用于控制该 MDS是除以二还是除以三的。时序逻辑元件输出MMD输出信号SOUT。 所述链中的开始MDS级中的一个MDS级的模数控制信号用于将时序逻辑 元件置于第一状态。在所述链中间的一个MDS的输出信号用于将时序逻辑 元件置于第二状态。在一个实例中，时序逻辑元件是触发器。模数控制信 号设置触发器，使得该触发器处于"置位(SET)"状态，并将输出信号SOUT 断言(assert)为数字逻辑高值。在所述链中间的MDS的输出信号将触发 器复位，使得该触发器处于"复位(RESET)"状态，并将输出信SOUT解 除断言(deassert)为数字逻辑低值。
应当认识到的是，用于将时序逻辑元件置于第一状态的模数控制信号 相对MMD输入信号具有小量累加抖动。模数控制信号由所述链中的前面 的MDS的低抖动输出信号来选通(gate)。因为该模数控制信号的脉冲的 边沿具有较低抖动，所以输出信号SOUT的相应边沿也具有较低抖动。此 外，还应认识到的是，MDS级其中之一的输出信号在模数信号的边沿之间 近似中途处进行转换。从而，将这一个MDS级输出信号用于在模数控制信 号的每对相邻脉冲的近似中间处将时序逻辑元件置回第二状态，使得输出 信号SOUT具有近似50/50的占空比。
在一个有利方面中，用于生成输出信号SOUT的时序逻辑元件不以 MMD输入信号的较高频率作为时钟进行定时。用于置位和复位时序逻辑元 件的信号具有比MMD输入信号更长的最小脉冲宽度。相应地，与使用更 高频率的MMD输入信号来对MMD输出信号进行重定时的传统重定时电 路相比，新型重定时电路消耗的功率显著地更低。
前文是概述并因此根据需要包含对细节的简化、 一般化和省略；从而， 本领域技术人员应当意识到，本概述仅是示例性的而非限制性的。在这里 给出的非限制性具体描述中，这里所描述的完全由权利要求来限定的设备 和/或方法的其它方面、创造性特征和优点将变得更加清楚。


图1是根据一个新颖性方面的移动通信设备(在该实例中为蜂窝电话) 的简化图；图2是图1的移动通信设备内的RF收发机集成电路的示图； 图3是图2的RF收发机集成电路中的本地振荡器的示图； 图4是图3的本地振荡器的分频器的示图，该分频器是多模除法器 (MMD)，该示图是使用逻辑门符号的概图5给出了一个公式，其指示对于图4的七阶MMD除以所期望的除
数，S[6:0]的数值应该处于何种顺序；
图6是图4的MMD的一个MDS的概图7是示出图4的MMD的操作的波形图8A是图4的MMD的重定时电路149的第一实例的示图8B是示出图8A的重定时电路如何生成MMD输出信号SOUT的简
化波形图9A是图4的MMD的重定时电路149的第二实例的示图； 图9B是示出图9A的重定时电路如何生成MMD输出信号SOUT的简 化波形图10是可以在图9A的电路中所使用的用于代替且不是CML-CMOS 缓冲器179的差分锁存器的电路图11是根据一个新颖性方面的方法的流程图。
具体实施例方式
图1是根据一个新颖性方面的移动通信设备100的简化图。在该例子 中的移动通信设备100是蜂窝电话。蜂窝电话100包括天线101和若干集 成电路，这些集成电路包括新型射频(RF)收发机集成电路102和数字基 带集成电路103。数字基带集成电路103主要包括数字电路并且包括数字处 理器。数字基带集成电路103的实例是可以从Qualcomm公司获得的 MSM6280。新型RF收发机集成电路102包括用于处理模拟信号的电路。
图2是图1的RF收发机集成电路102的更具体的示图。接收机"信号 链"104包括低噪声放大器(LNA)模块105、混频器106和基带滤波器 107。当在GSM (全球移动通信系统)模式中进行接收时，天线101上的 信号经过开关复用器(switchplexer)108，然后经过路径109、经过SAW 110， 然后进入LNA 105。当在CDMA (码分多址)模式中进行接收时，天线101上的信号经过Switchplexer 108、经过双工器111并且经过路径112，然后 进入LNA105。在所有模式中，LNA105放大高频信号。本地振荡器(LO) 113向混频器106提供适当频率的本振信号，以便对接收机进行调谐以接收 合适频率的信号。混频器106将高频信号向下解调为低频信号。通过基带 滤波器107滤除不期望的高频噪声。将基带滤波器107的模拟输出提供给 数字基带集成电路103中的模拟/数字转换器(ADC) 114。 ADC 114将模 拟信号数字化为数字信息，随后由数字基带集成电路103中的数字处理器 对该数字信息进行进一步的处理。
发射机"信号链"115包括基带滤波器115、混频器117和功率放大器 模块118。由数字基带集成电路103内的数字/模拟转换器(DAC) 119将 要发送的数字信息转换为模拟信号。将得到的模拟信号提供给RF收发机集 成电路102内的基带滤波器116。基带滤波器116滤除不期望的高频噪声。 混频器117将基带滤波器116的输出调制到高频载波上。本地振荡器(LO) 120将本振信号提供给混频器117，使得高频载波具有用于正在使用的信道 的正确的频率。随后通过功率放大器模块118对混频器117的高频输出进 行放大。当在GSM模式中进行发射时，功率放大器模块118经由路径121、 通过switchplexer 108将信号输出到天线101上。当在CDMA模式中进行 发射时，功率放大器模块118经由路径122将信号输出到双工器111。信号 经过双工器111、经过switchplexer 108并到达天线101。通常使用允许用 于非双工(例如GSM)和用于双工(例如CDMA1X)通信的双工器111 以及switchplexer 108。图2的具体电路仅是这里为了举例目的而给出的一 种可能的实现方案。
下面结合接收机中的本地振荡器(LO) 113的操作来说明本地振荡器 113和120的操作。图3是本地振荡器113的更具体的示图。本地振荡器 113包括晶体振荡器信号源123和N分数锁相环(PLL) 124。在本实例中， 晶体振荡器信号源123是到外部晶体振荡器模块的连接。或者，晶体振荡 器信号源是设置在RF收发机集成电路102上的振荡器，其中所述晶体在集 成电路102外部但是经由集成电路102的端子连接到振荡器。
PLL 124包括相位检测器(PD) 125、充电泵126、环路滤波器127、 压控振荡器(VCO) 128、信号调节输出除法器129以及新型分频器130 (有时称为"环路除法器")。分频器130接收频率为第一高频Fl的分频器输入 信号SIN，将该信号除以除数D来进行分频，并输出频率为第二低频F2 的分频器输出信号SOUT。在分频器130的多个计数周期内，当PLL被锁 定时F2二F1/D。当被锁定时，SOUT信号的频率F2和相位与从晶体振荡 器信号源123提供的参考时钟信号的频率和相位匹配。
分频器130包括新型多模除法器(MMD)131、加法器132和sigma-delta 调制器133。在一个计数周期中，多模除法器131将输入节点134上的分频 器输入信号SIN除以除数值DV，并在输出节点135上生成分频器输出信 号SOUT。除数值DV是加法器132的第一数字输入端口 136上的第一数 字值与加法器132的第二数字输入端口 137上的第二数字值相加的和。 Sigma-ddta调制器133随时间改变第二数值输入端口 137上的数值，使得 在MMD的多个计数周期内，F2二F1/D。
多模除法器的高级说明
图4是图3的新型MMD 131更具体的示图。MMD 131包括输入缓冲 器141、由七个多模除法器级(MDS级)142-148构成的链以及新型重定时 电路149。开始的三个MDS级142-144在电流模式逻辑(CML)中实现。 最后的四个MDS级145-148在互补金属氧化物半导体(CMOS)逻辑中实 现。缓冲器和反相器150-153从CMOS逻辑信号和电平变换到CML逻辑 信号和电平。每个MDS级接收输入信号并将该信号除以除数2或3来对该 信号进行分频，并且输出结果作为输出信号。在图4中，七个MDS级被标 记为DIV23CELL0到DIV23CELL6。由七个MDS级输出的输出信号分别 被标记为00至ljO6。图4的每个MDS级可以除以2或除以3，这取决于模 数除数控制信号S和反馈模数控制信号FMC的值。这里字母FMC代表"反 馈模数控制"。总的MMD 131除以的除数值DV是利用七个S模数除数控 制信号S[6:0]的值来确定的。
图5给出一个公式，其指示对于MMD131除以所需除数值DV，模数 除数控制信号S[6:0]应该处于何种顺序。例如，如果MMD 131将要除以除 数值181，则S[6:0]将是数值
。一个MDS级的高级说明
图6是图4的MMD131的第一MDS级142的简化图。第一级MDS 142 具有代表其它MDS级143-148的结构的结构。第一MDS 142包括第一级 157和第二级158。第一级157包括D型触发器159、或(OR)门160、异 或(NOR)门161和缓冲器150。图8中的OR门160、 NOR门161和缓 冲器150与图4中所示出的OR门160、 NOR门161和缓冲器150相同。 在一种实现中，将门160和161的功能并入触发器159的电路中，其中触 发器159是CML触发器。第二级158包括D型触发器162和NOR门163。 在一种实现中，将NOR门163的功能并入触发器162的电路中，其中触发 器162是CML触发器。
MDS级142在输入引线164和165上接收差分输入信号SINBUF和 SINBUFB，并且在输出引线166和167上输出差分输出信号O0和OOB。 输入引线168是用于从MDS级143接收反馈模数控制信号FMC1的输入 引线。输入引线169是用于接收模数除数控制信号S
的输入引线，其中 S
用于确定MDS 142是将处于"除以2的模式"中还是将处于"除以3 的模式"中。输入引线170和171用于接收信号，该信号用于当第一级正 在输出处于不变状态的恒定数字逻辑时关断第一级159。在这种情况下，通 过不对第一级159供电来节省功率。当关断第一级159时，使用晶体管(未 示出)将第一级159的输出引线耦合到适当的数字逻辑值，该适当的数字 逻辑值是如果对触发器159供电则该触发器将要输出的数字逻辑值。
在操作中，如果模数除数控制信号S
是数字逻辑高，则MDS级142 处于除以2的模式。另一方面，如果模数除数控制信号S[O]是数字逻辑低， 则MDS 142处于"除以3的模式"。
在除以2的模式中，不管反馈模数控制信号FMC1的数字逻辑电平如 何，MDS级142都将输入信号除以2。 S
为数字逻辑高，这会导致缓冲 器150将数字逻辑高提供到NOR门161的最左侧输入引线。因此，不管 OR门160输出的信号如何，NOR门161都输出数字逻辑低。因为该数字 逻辑低信号是"模数控制信号"，所以将其标记为MC0B。 MC0B为数字逻 辑低，这会导致触发器159时钟输入(clock in)数字逻辑低值。因此，由 触发器I59输出的信号Q1保持为数字逻辑低值。因为在NOR门163的上面的输入引线上出现数字逻辑低值，所以NOR门163起到将其下输入引线 上的信号反转并且将反转的信号提供给触发器162的D输入引线上的功能。 因此，NOR门163将在触发器162的Q输出引线上输出的值反转，并将该 反转的信号值提供回到触发器162的D输入引线上。因此，触发器162用 作翻转触发器，以便将输入信号SINBUF的频率除以2来进行分频。
在除以3的模式中，取决于触发器162的状态和反馈模数控制信号 FMC1的逻辑电平，MDS 142除以2或者除以3。如果反馈模数控制信号 FMC1和从触发器162输出的Q2B信号都具有数字逻辑低电平，则在三个 后续输入信号SINBUF时段期间，MDS 142除以3。如果FMC1和Q2B都 具有数字逻辑低值，则OR门160输出数字逻辑低值。因此，NOR门161 的两个输出均为数字逻辑低值。NOR门161将模数控制信号MCOB断言为 数字逻辑高值。然后将该数字逻辑高值时钟输入触发器159中。当在触发 器159的Q输出引线上出现数字逻辑高值时，则将NOR门163的输出强 制为低。不管在NOR门163的下输入引线上提供的数字逻辑值如何，NOR 门163都输出该数字逻辑低值。将触发器162的D输入引线上的数字逻辑 低值时钟输入到触发器162中，从而在触发器162翻转期间，将当前低脉 冲周期有效地扩展了一个时钟周期。触发器162的Q输出端的低值用于去 除来自OR门160的上输入引线的Q2B的数字逻辑低值，使得OR门160 输出数字逻辑高值，这使NOR门161将模数控制信号MC0B强制回到数 字逻辑低电平。相应地，FMC1的低脉冲导致在触发器162的翻转中插入 一个周期延迟。不像会导致将输入信号SINBUF除以2的常规翻转操作， 具有一个周期扩展的翻转操作有效地将输入信号SINBUF除以3。在除以3 的模式中，如果MDS级142没有接收到信号FMC1的低脉冲，则触发器 159总是将数字逻辑低输出到NOR门163的上输入引线上，并且第二级的 触发器162继续翻转并执行除以2操作。因此可以看出，模数控制信号 MC0B的值确定在下一个时钟周期期间MDS 142是除以2还是除以3。
MMD和重定时电路操作
图7是示出图4的MMD131的操作的波形图。信号O0到06是MDS 级142到148的输出信号。信号MC0B是上文结合图6所讨论的模数控制在图4中示出的模数控制信号。将 提供到MMD 131的输入信号SIN表示为方块，因为其频率对于在图7的 波形图中示出的单个转换而言太高。输出信号SOUT是图4的新型重定时 电路149的输出信号。标记为DCC的信号是用于对模数控制信号的占空比 进行校正的"占空比校正信号"。DCC信号的一个实例是MDS输出信号 05。
图8A是图4的MMD 131的重定时电路149的一个实例的更具体的示 图。重定时电路149包括反相器172和CMOS (互补金属氧化物半导体) 时序逻辑元件173。在该例子中，时序逻辑元件173是D型触发器。除了 将逻辑值反转外，反相器172从CML信号电平变换到CMOS信号电平。 在图8A的实例中，占空比校正信号是从MDS 147输出的输出信号05。
图8B是示出图8A的重定时电路149的操作的简化波形图。当模数控 制信号MC1B在时间Tl转换为高时，则将数字逻辑低值提供到触发器173 的异步有效低SET输入引线174。在图4的实例中，模数控制信号MC1B 是第二MDS级143内的CML信号。当模数控制信号MC1B转换为高时， 则将触发器173异步置于第一状态(BP， SET状态)。在该状态中，触发器 173将输出节点135上的信号SOUT断言为数字逻辑高值。接下来，在时 间T3，从MDS级147输出的输出信号05转换为数字逻辑高值。在CMOS 电路中实现MDS级147，且信号05具有CMOS信号电平。将信号05在 时间T3的低到高信号转换提供到触发器173的时钟输入引线175上。低到 高信号转换导致触发器173将数字逻辑低值时钟输入到触发器173的D输 入引线176上。因此，将触发器173置于第二状态(即，RESET状态)。 在该状态中，触发器173将输出节点135上的信号SOUT解除断言为数字 逻辑低值。因为信号05的低到高转换在如图7所示的(以及如在图8B的 简化图中所示的)模数控制信号MC1B的相邻高脉冲之间大约中途发生， 所以得到的MMD输出信号SOUT具有近似50/50的占空比。
在传统MMD重定时电路中，传递到MMD的高速MMD输入信号通 常是用于对MMD输出信号进行同步以便减小MMD输出信号中的抖动的 信号。使用该高速信号来进行同步，这造成重定时电路消耗大量功率。在 一个有利方面中，应当认识到，图4的模数控制信号MC1B是低抖动信号，
14其在所期望的输出信号SOUT应当转换的周期时进行转换。因此，在图8A 的电路中使用MC1B信号，以切换信号SOUT的逻辑电平。在输出信号 SOUT的每个周期期间，模数控制信号MC1B仅转换两次。由图8A的重 定时电路生成的输出信号SOUT的上升沿相对MMD 131的SIN输入信号 具有较低抖动，这是因为MC1B模数控制信号相对输入信号SIN具有较小 抖动。因为生成MC1B信号的MDS级，MDS143，是在MDS级链中位于 前面的MDS级，所以MC1B具有较小抖动。因为仅存在一个前面的MDS 级，MDS级142，所以由于前面的MDS级而在MC1B信号中造成的累加 抖动较小。图8A的电路不包括利用MMD输入信号SIN的较高频率作为 时钟进行定时的任何触发器或其它时序逻辑元件。触发器173以与低频输 出信号SOUT相同的频率作为时钟进行定时，并且因此与利用输入信号SIN 的更高频率作为时钟进行定时的传统MMD重定时电路中的时序逻辑元件 相比，消耗更少的开关功率。MC1B基本上没有其脉冲宽度与输入信号SIN 的最短脉冲一样短的脉冲。因为触发器173是以比SIN更低的频率进行定 时并且具有比SIN更长的最小脉冲宽度，所以触发器173可以在CMOS电 路中实现。通过在CMOS电路中实现重定时电路的时序逻辑元件，与包括 CML或消耗更大DC电流的其它高速时序逻辑元件的传统重定时电路相 比，降低了重定时电路的DC功率消耗。此外，使用模数控制信号来将输 出信号SOUT断言为第一数字逻辑电平，并随后使用适当MDS级输出信 号在适当时间解除断言输出信号SOUT，这种技术不需要模数控制信号和 MDS输出信号之间的任何相位关系。没有对难以实现的相位关系的需求， 这简化了电路设计。
图9A是图4的MMD131的重定时电路149的另一个实例的具体示图。 图9A的重定时电路149包括时序逻辑元件177 (在该例子中，为触发器)、 CMOS反相器178和非反相CML到CMOS缓冲器179。
图9B是示出图9A的重定时电路149的操作的简化波形图。当模数控 制信号MC1B在Tl时间进行低到高转换时，信号从CML信号电平转换到 CMOS信号电平，并且该信号被提供到触发器177的时钟输入引线181。 触发器177的时钟输入引线181上的信号的低到高转换导致触发器177将 数字逻辑低电平时钟输入到D输入引线182上。这会将触发器177置于第一状态(即，RESET状态)，并且导致触发器177将输出节点135上的MMD 输出信号SOUT强制变为数字逻辑低电平。反相器178将MDS输出信号 05反转，使得时间T3时的上升沿输出信号05被作为下降沿提供到触发 器177的有效低异步SET输入引线180。该信号的低电平在T3时间将触发 器177置于第二状态(即，SET状态)，并且将MMD输出信号05强制变 为数字逻辑高电平。因此，图9A的重定时电路149的实例利用相同的技术， 该技术使用模数控制信号来将输出信号SOUT断言为第一数字逻辑电平 (在该例子中为数字逻辑低电平)，并随后在适当的时间使用适当MDS级 的输出信号来将输出信号SOUT解除断言为第二数字逻辑电平(在该例子 中为数字逻辑高电平)，从而使得信号SOUT具有近似50/50的占空比。
图io是能够在图9A的电路中使用的用来代替CML到CMOS缓冲器 179且不是CML到CMOS缓冲器179的差分锁存器的电路图。"提供导体 185阻抗的节点183"和"提供导体185阻抗的节点184"之间的阻抗差取 决于差分锁存器的MC1B和MC1输入引线之间的差分电压。例如，如果 MC1B输入引线上的电压相对MC1节点上的电压将要增加，则节点183上 的电压将会减小。这种减小会降低P沟道晶体管186的栅极上的电压。P 沟道晶体管186将被制作得更具导电性，其随后增加节点184上的电压。 由于P沟道晶体管186和187的交叉耦合特性，与P沟道晶体管187相比， P沟道晶体管186将被制作得导电性更强。"提供导体185阻抗的节点183" 和"提供导体185阻抗的节点184"之间的差异加强了晶体管188和189 的不同电导系数的效果。在这种意义上，可以认为该电路具有锁存特性。 与将要消耗大约10毫安电流来对特定频率的MMD输出信号进行重定时的 传统重定时电路相比，图9A中采用图10的差分锁存器的重定时电路通过 模拟得到，对同样的MMD输出信号进行同步消耗小于3毫安。差分锁存 器在输入引线190和191上接收具有CML信号电平的信号，并且将具有 CMOS逻辑电平的信号输出到输出引线192上。
图ll是根据一个新颖性方面的方法的流程图。使用(步骤200)多模 除法器(MMD)来执行分频操作。MMD包括除以2/3单元的链。每个除 以2/3单元对其自己的模数控制信号作出响应，该模数控制信号用于控制 除以2/3单元是除以2还是除以3。在一个实例中，图4的MDS级142-148是除以2/3单元。通过使用(步骤201)所述模数控制信号中的一个模数控 制信号将时序逻辑元件置于第一状态来生成MMD输出信号SOUT，以及 通过使用(步骤202)除以2/3单元输出信号将该时序逻辑元件置于第二状 态来生成MMD输出信号SOUT。在一个实例中，用于将时序逻辑元件置 于第一状态的模数控制信号是在图4中标识的模数控制信号MC1B，以及 用于将时序逻辑元件置于第二状态的输出信号是在图4中标识的输出信号 05。当时序逻辑元件处于第一状态时，时序逻辑元件将输出信号SOUT强 制变为第一数字逻辑电平。当时序逻辑元件处于第二状态时，时序逻辑元 件将输出信号SOUT强制变为第二数字逻辑电平。在多模除法器操作时， 时序逻辑元件被交替地置于第一状态和第二状态，使得SOUT信号在第一 和第二数字逻辑电平之间反复转换，并且使SOUT信号具有近似50/50的 占空比。
尽管出于指导性的目的如上描述了某些具体实施例，但是本专利文献 的教导具有通用性，并不限于上述具体实施例。尽管所阐述的实例使用一 个特定模数控制信号MC1B来将重定时电路的时序逻辑元件置于第一状 态，但是也可以使用其它模数控制信号(例如，MC0B到MC5B中的另一 个)。尽管所阐述的实例使用一个特定MDS输出信号05作为占空比校正 信号，但是可以使用其它MDS输出信号。在一些应用中，可以使用如下的 占空比校正信号，该信号是多个MDS输出信号的组合逻辑函数。重定时电 路的后面可以跟随利用低频信号作为时钟进行定时的其他信号调节时序逻 辑元件。尽管上述重定时电路采用触发器作为其时序逻辑元件，但是该新 型重定时电路的其它实施例可以采用锁存器作为其时序逻辑元件。因此， 在不偏离下面给出的权利要求的范围的情况下，可以对所述具体实施例的 各个特征进行各种修改、改变以及组合。
权利要求
1、一种多模除法器(MMD)，包括除以2/3单元链，其中所述链中的每个除以2/3单元接收输入信号并输出输出信号，其中所述除以2/3单元中的每一个除以2/3单元对模数控制信号作出响应，所述模数控制信号用于控制所述除以2/3单元是除以2还是除以3；以及时序逻辑元件，其中所述模数控制信号中的一个模数控制信号的变化导致将所述时序逻辑元件置于第一状态，并且其中所述输出信号中的一个输出信号的变化导致将所述时序逻辑元件置于第二状态。
2、 根据权利要求1所述的MMD，其中，所述时序逻辑元件具有输入 引线，并且其中，将所述模数控制信号中的所述一个模数控制信号经由所 述输入引线提供到所述时序逻辑元件。
3、 根据权利要求1所述的MMD，其中，所述时序逻辑元件具有输入 引线，并且其中，将所述模数控制信号中的所述一个模数控制信号的反转 版本经由所述输入弓I线提供到所述时序逻辑元件。
4、 根据权利要求1所述的MMD，其中，所述时序逻辑元件具有输入 引线，并且其中，将所述输出信号中的所述一个输出信号经由所述输入引 线提供到所述时序逻辑元件。
5、 根据权利要求1所述的MMD，其中，所述时序逻辑元件具有输入 引线，并且其中，将所述输出信号中的所述一个输出信号的反转版本经由 所述输入引线提供到所述时序逻辑元件。
6、 根据权利要求1所述的MMD，还包括差分锁存器，其具有输入引线和输出引线，所述输入引线被耦合来接 收所述模数控制信号中的所述一个模数控制信号，并且其中，所述差分锁存器的所述输出引线与所述时序逻辑元件的输入引线耦合。
7、 根据权利要求1所述的MMD，其中所述时序逻辑元件具有输出引 线，其中所述时序逻辑元件将MMD输出信号输出到所述输出引线，并且 其中所述MMD输出信号的占空比约为50/50。
8、 根据权利要求1所述的MMD，其中所述模数控制信号中的所述一 个模数控制信号是用于控制所述除以2/3单元中的一个除以2/3单元是除以 2还是除以3的模数控制信号。
9、 根据权利要求1所述的MMD，其中所述MMD接收具有频率F的 MMD输入信号，对所述MMD输入信号进行分频，并且输出MMD输出信 号，其中在所述除以2/3单元DIV23CELL0上接收所述MMD输入信号， 并且其中所述时序逻辑元件不接收频率等于或大于F的任何信号。
10、 根据权利要求1所述的MMD，其中所述MMD的第一部分在CML (电流模式逻辑)逻辑电路中实现，并且其中所述MMD的第二部分在CMOS (互补金属氧化物半导体)逻辑电路中实现，并且其中所述时序逻 辑元件在CMOS逻辑电路中实现。
11、 一种方法，包括(a) 使用除以2/3单元链来执行分频操作，其中每个除以2/3单元接 收输入信号并输出输出信号，其中所述除以2/3单元中的每一个除以2/3单 元对模数控制信号作出响应，所述模数控制信号用于控制所述除以2/3单 元是除以2还是除以3;(b) 使用所述模数控制信号中的一个模数控制信号来将时序逻辑元件 置于第一状态；以及(c) 使用所述输出信号中的一个输出信号来将所述时序逻辑元件置于 第二状态。
12、 根据权利要求11所述的方法，其中在步骤(b)中使用的所述一 个模数控制信号是用于控制所述除以2/3单元中的第一个除以2/3单元是除 以2还是除以3的模数控制信号。
13、 根据权利要求11所述的方法，其中在步骤(b)中使用的所述一 个模数控制信号是用于控制所述除以2/3单元中的第二个除以2/3单元是除 以2还是除以3的模数控制信号。
14、 根据权利要求11所述的方法，其中步骤(b)包括将所述模数控 制信号中的所述一个模数控制信号提供到所述时序逻辑元件的第一输入引 线，并且其中步骤(c)包括将所述输出信号中的所述一个输出信号提供到 所述时序逻辑元件的第二输入引线。
15、 根据权利要求11所述的方法，其中步骤(b)包括响应于所述模 数控制信号中的所述一个模数控制信号从第一数字逻辑电平转换到第二数 字逻辑电平，而将所述时序逻辑元件置于所述第一状态。
16、 根据权利要求11所述的方法，其中步骤(c)包括响应于所述输 出信号中的所述一个输出信号从第一数字逻辑电平转换到第二数字逻辑电 平，而将所述时序逻辑元件置于所述第二状态。
17、 一种电路，包括模数除法器级链，其构成除法器，其中所述除法器能够将输入信号除 以可选除数值以输出输出信号，其中所述模数除法器级中的每一级执行除 以2运算或者执行除以3运算；以及用于生成所述输出信号的模块，其中所述输出信号的占空比约为百分 之五十，并且其中所述模块从所述链接收模数控制信号，并响应于所述模 数控制信号的转换而使所述输出信号转换数字逻辑电平。
18、 根据权利要求17所述的电路，其中所述输入信号包括具有第一脉冲宽度的脉冲，并且其中所述模数控制信号基本上不包括脉冲宽度与所述 第一脉沖宽度一样短的脉冲。
19、 根据权利要求17所述的电路，其中所述输入信号具有频率F，并 且其中所述用于生成所述输出信号的模块不接收频率为F或更大频率的信 号。
20、 根据权利要求17所述的电路，其中所述模数控制信号在所述输出 信号的每个周期期间仅转换两次。
21、 根据权利要求17所述的电路，其中所述用于生成所述输出信号的 模块不接收在所述输出信号的每个周期期间转换多于两次的信号。
全文摘要
多模除法器(MMD)接收MMD输入信号并输出MMD输出信号SOUT。MMD包括模数除法器级(MDS)链。每个MDS接收输入信号，将该输入信号除以2或者除以3，并且输出结果作为输出信号。每个MDS对其自己的模数控制信号作出响应，该模数控制信号用于控制该MDS是除以2还是除以3。在一个实例中，时序逻辑元件输出SOUT。使用所述链中的开始的MDS级中的一个MDS级的低抖动模数控制信号来将时序逻辑元件置于第一状态。使用所述链的中间中的MDS级中的一个MDS级的输出信号来将时序逻辑元件置于第二状态。因为时序逻辑元件不以MMD输入信号的较高频率作为时钟进行定时，所以功率消耗较低。
文档编号H03K21/10GK101496284SQ200780028007
公开日2009年7月29日 申请日期2007年7月24日 优先权日2006年7月24日
发明者C·纳拉通, 苏文俊 申请人:高通股份有限公司