一种多模式的ONFI训练电路的制作方法

本发明涉及onfi(opennandflashinterfacespecification)训练电路。

背景技术：

在onfi接口电路中，主驱动单元的cmos(互补金属氧化物半导体)管既要做阻抗训练，也要考虑到esd(静电释放)，阻抗训练要求步长足够小，即单个cmos管宽度尺寸要足够小(例如1微米，0.5微米)，而esd则要求单个cmos管宽度尺寸要足够大(例如15微米)，成为设计上的矛盾之处。

技术实现要素：

本发明的目的在于提供一种多模式的onfi训练电路，实现单个cmos管宽度尺寸要足够大的同时，阻抗训练步长足够小。

实现上述目的的技术方案是：

一种多模式的onfi训练电路，包括：p组第一pmos管(p型金属氧化物半导体场效应管)、p组第二pmos管和b组nmos管(n型金属氧化物半导体场效应管)，p、b为正整数，其中，

各第一pmos管的源极接电源vddio，漏极接第一比较器的反相输入端，栅极接第一比较器的输出端；

第一比较器的同相输入端接参考信号vref；

各第一pmos管的漏极通过电阻接地vssio；

各第二pmos管的源极接电源vddio，漏极接第二比较器的反相输入端，栅极接第一比较器的输出端；

第二比较器的同相输入端接参考信号vref；

各nmos管的漏极连接第二比较器的反相输入端，源极接地vssio，栅极接第二比较器的输出端。

优选的，第一pmos管和第二pmos管的各自宽度尺寸为0.1um-10um。

优选的，p组第一pmos管的整体阻值、所述电阻以及b组nmos管的整体阻值相等。

优选的，所述电阻的阻值为240欧姆。

本发明的有益效果是：本发明通过阻抗训练算法的改进，即实现了esd上单个cmos管宽度尺寸足够长(不小于15微米)的要求，同时实现了阻抗训练步长足够小的要求。

附图说明

图1是本发明的onfi训练电路的电路图；

图2是发明中主驱动单元单个cmos管的连接示意图。

具体实施方式

下面将结合附图对本发明作进一步说明。

请参阅图1，本发明的多模式的onfi训练电路，包括：p组第一pmos管(p型金属氧化物半导体场效应管)pm1、p组第二pmos管pm2和b组nmos管(n型金属氧化物半导体场效应管)nm1，p、b为正整数。

各第一pmos管pm1的源极接电源vddio，漏极接第一比较器u1的反相输入端，栅极接第一比较器u1的输出端。第一比较器u1的同相输入端接参考信号vref。

各第一pmos管pm1的漏极通过电阻r240接地vssio。本实施例中，电阻r240的阻值240欧姆。

各第二pmos管pm2的源极接电源vddio，漏极接第二比较器u2的反相输入端，栅极接第一比较器u1的输出端。第二比较器u2的同相输入端接参考信号vref。

各nmos管nm1的漏极连接第二比较器u2的反相输入端，源极接地vssio，栅极接第二比较器u2的输出端。

第一pmos管pm1和第二pmos管pm2为宽度尺寸很小的pmos管(例如0.1um-10um)。nmos管nm1为宽度尺寸很小的nmos管(例如尺寸0.1um-10um)。p组第一pmos管pm1经第一比较器u1与电阻r240进行阻值比较，步长1um，产生数字信号pbus<p:0>，即p组第一pmos管pm1的整体阻值240欧姆。同理，nmos管nm1数量为b时，产生数字信号nbus<b:0>，整体阻值为240欧姆。与电阻r240的阻值相等。

onfi主驱动单元阻值要求通常为34欧姆或20欧姆等，以34欧姆为例，计算出与240的比值a，此处为1:7，则主驱动单元要求的经过训练的宽度尺寸即为p*a或b*a。

如图2所示，受限于esd，主驱动单元单个cmos管pm0、nm0的尺寸为16微米，分别为m，n组，m、n为正整数。则cmos管pm0需要开启的数量为p*a/16，同理cmos管nm0需要开启的数量为b*a/16。进一步通过四舍五入来提高精度，则cmos管pm0需要开启的数量为(p*a+8)/16，cmos管nm0需要开启的数量为(b*a+8)/16。经与前级传输来的数据做逻辑，即可主驱动单元开关。图中，data、pbus<m:0>和nbus<n:0>表示各数字信号。

以上实施例仅供说明本发明之用，而非对本发明的限制，有关技术领域的技术人员，在不脱离本发明的精神和范围的情况下，还可以作出各种变换或变型，因此所有等同的技术方案也应该属于本发明的范畴，应由各权利要求所限定。

技术特征：

技术总结
本发明公开了一种多模式的ONFI训练电路，包括：p组第一PMOS管、p组第二PMOS管和b组NMOS管，p、b为正整数，各第一PMOS管的源极接电源VDDIO，漏极接第一比较器的反相输入端，栅极接第一比较器的输出端；第一比较器的同相输入端接参考信号VREF；各第一PMOS管的漏极通过电阻接地VSSIO；各第二PMOS管的源极接电源VDDIO，漏极接第二比较器的反相输入端，栅极接第一比较器的输出端；第二比较器的同相输入端接参考信号VREF；各NMOS管的漏极连接第二比较器的反相输入端，源极接地VSSIO，栅极接第二比较器的输出端。本发明实现单个cmos管宽度尺寸要足够大的同时，阻抗训练步长足够小。

技术研发人员：孔亮;刘亚东;庄志青
受保护的技术使用者：灿芯半导体（上海）有限公司
技术研发日：2018.11.21
技术公布日：2019.02.22