具有动态输出阻抗的逻辑信号驱动装置的制造方法
【专利摘要】本发明包含一种具有动态输出阻抗的逻辑信号驱动装置，该驱动装置的一实施例包含：一有限状态机，用来接收一逻辑信号以及输出一状态变量；一驱动器电路，用来接收该逻辑信号，以及于一第一电路节点驱动一来源电压，其中该第一电路节点具有一输出阻抗，该输出阻抗被该状态变量控制；一负载电路，用来于一第二电路节点接收一负载电压；以及一传输线，用来耦接该第一电路节点与该第二电路节点。
【专利说明】
具有动态输出阻抗的還辑信号驱动装置
技术领域
[0001] 本发明一般而言设及逻辑信号的传输。
【背景技术】
[0002] 本技术领域技术人员能够了解本公开内容中微电子领域的用语与基本概念， 所述用语与基本概念像是电压、电流、信号、负载、逻辑信号、跳变点（trip point)、反相 器、缓冲器、电路节点、传输线、特性阻抗、输入阻抗、输出阻抗、金氧半导体（metal oxide semicon化ctor, MO巧、P通道金氧半导体（PMO巧、N通道金氧半导体（NMOS)、晶体管、寄生电 容、与口（AND gate)、或口（OR gate)。诸如此类的用语与基本概念对本领域技术人员而言 是显而易知的，因此相关细节在此将不予寶述。
[0003] 于本公开中，一逻辑信号是指一种具有二种状态的信号，所述二种状态分别是 「高」与「低」，也可说是「1」与「0」。为了说明简洁，当一逻辑信号处于所述「高」（「低」） 状态，我们可简称此逻辑信号为「高」（「低」），或者简称此逻辑信号为「1」（「0」）。同样 地，为了说明简洁，我们偶尔会省略引号，并简称该逻辑信号为高（低），或简称此逻辑信号 为1(0)，同时可W了解上述说明方式用于上下文脉络中W说明该逻辑信号的一电平状态。 一逻辑信号可通过一电压来实施；当该电压高于（低于）一接收逻辑装置的一关联的跳变 点，该逻辑信号即为高（低）电平，其中该接收逻辑装置接收并处理该逻辑信号。为了说明 简洁，所述关联的跳变点可简单地说是该逻辑信号的跳变点。于本公开中，一第一逻辑信号 的跳变点可W不必等同于一第二逻辑信号的跳变点。
[0004] 若前述逻辑信号为高（或说为1)，其意味着「确立（asserted)」。若该逻辑信号为 低（或说为0)，其意味着「停止确立（de-ass&rted)」。
[0005] 图1显不一逻辑信号传输系统100的一不意图。所述系统100包含：一驱动电路 110,其包含一反相器111用来接收一逻辑信号D W及用来输出一来源电压Vs至一第一电路 节点121 ;-负载130,其包含一数据检测器131用来从一第二电路节点122接收一负载电 压心化及一特性阻抗为Z。的传输线120,用来提供该第一电路节点m与该第二电路节点 122之间的禪接。所述逻辑信号D是由驱动电路110传输，经由传输线120到达负载130， 藉此该负载电压\可代表该逻辑信号D的一反相信号。为确保信号传输的品质良好，驱动 电路110的输出阻抗（于图1中标示为Zs)被适当设定W大略地等同于该特性阻抗Z。。于 实务上，在传输路径上总是会有一些寄生电容（未显示于图1，但对本领域技术人员而言显 而易知），该些寄生电容会引起符元间干扰（inter-symbol interference, ISI) W及恶化 该负载电压\的信号完整度，并且反而会增加该数据检测器131所执行的数据检测的错误 率。
[0006] 后续公开的方法与装置是通过减轻不想要的寄生电容所引起的信号完整度的恶 化，W改善逻辑信号检测。
【发明内容】
[0007] 本发明的一目的在于改善逻辑信号传输，是通过动态地调整一驱动器的一输出阻 抗来实现。
[0008] 本发明的一目的在于改善一逻辑信号传输系统的效能，是通过有条件地与暂时地 减少一驱动器的一输出阻抗来实现。
[0009] 本发明的一目的在于改善一逻辑信号传输系统的效能，是通过在一逻辑转变 (logical transition)时暂时地减少一驱动器的一输出阻抗来实现，藉此克服由不想要的 寄生电容所引起的逻辑信号传输的减慢。
[0010] 本发明的一目的在于改善一逻辑信号传输系统的效能，是通过在一逻辑转变时暂 时地减少一驱动器的一输出阻抗达一预定期间来实现，藉此克服由不想要的寄生电容所引 起的逻辑信号传输的减慢，其中上述预定期间可按照一可编程的（programmable)量而被 编程。
[0011] 于一实施例中，本发明的一具有动态输出阻抗的逻辑信号驱动装置包含：一有限 状态机（finite state machine, FSM)，用来接收一逻辑信号W及输出一状态变量；一驱动 器电路，用来接收该逻辑信号，W及于一第一电路节点驱动一来源电压，其中该第一电路节 点具有一输出阻抗，该输出阻抗被该状态变量控制；一负载电路，用来于一第二电路节点接 收一负载电压；W及一传输线，用来禪接该第一电路节点与该第二电路节点。于一实施例 中，该有限状态机的运作是依据一环状循环式拓朴（circular round-robin topology), 其连续地且循环地（sequentially and cyclically)经历一第一状态、一第二状态、一第 =状态W及一第四状态，其中该第一、第二、第=与第四状态所对应的该状态变量分别为一 第一数值、一第二数值、一第=数值W及一第四数值。于一实施例中，该第一状态是一稳定 状态，一旦进入该第一状态，该有限状态机会一直处于该第一状态直到该逻辑信号被确立 (asseded);该第二状态是一不稳定状态，一旦进入该第二状态，该有限状态机会于一第一 预定期间后离开该第二状态；该第=状态是一稳定状态，一旦进入该第=状态，该有限状 态机会一直处于该第S状态直到该逻辑信号被停止确立（de-asseded) 及该第四状态 是一不稳定状态，一旦进入该第四状态，该有限状态机会于一第二预定期间后离开该第四 状态。于一实施例中，当该状态变量分别为该第一数值、该第二数值、该第=数值W及该第 四数值时，该输出阻抗分别为一第一高阻抗、一第一低阻抗、一第二高阻抗W及一第二低阻 抗，其中该第二低阻抗低于该第一高阻抗，并且该第一低阻抗低于该第二高阻抗。于一实 施例中，该第一预定期间与该第二预定期间是可编程的（programm油Ie),且被编程W大略 地与该逻辑信号的一单位距离（unit interval)成比例。于一实施例中，该第一高阻抗与 该第二低阻抗之间的一比例是可编程的，且被编程W大略地与该逻辑信号的一数据率成比 例；W及该第二高阻抗与该第一低阻抗之间的一比例是可编程的，且被编程W大略地与该 逻辑信号的该数据率成比例。于一实施例中，前述驱动器电路包含一第一 PMOS晶体管、一 第二PMOS晶体管、一第一 NMOS晶体管W及一第二NMOS晶体管，其中当该状态变量为该第 一数值时，该第一 PMOS晶体管被导通（turned on);当该状态变量为该第二数值时，该第一 NMOS晶体管与该第二NMOS晶体管被导通；当该状态变量为该第=数值时，该第一 NMOS晶 体管被导通；W及当该状态变量为该第四数值时，该第一 PMOS晶体管与该第二PMOS晶体管 被导通。
[0012] 前述具有动态输出阻抗的逻辑信号驱动装置于另一实施例中包含：一有限状态 机，用来接收一逻辑信号W及输出一状态变量；W及一驱动器电路，用来接收该逻辑信号， W及于一第一电路节点驱动一来源电压，其中该第一电路节点具有一输出阻抗，该输出阻 抗被该状态变量控制。
【附图说明】
[0013] 图1显示一现有的逻辑信号传输系统的示意图。
[0014] 图2A依据本发明的一实施例显示一逻辑信号驱动装置的示意图。
[0015] 图2B显示图2A的有限状态机的一状态图。 阳016] 图2C显示图2A的有限状态机的一时序图的范例。
[0017] 图3A显不适用于图2A的有限状态机的一时序电路的不意图。
[0018] 图3B显示图3A的时序电路的一时序图的范例。
[0019] 图3C显示适用于图3A的时序电路的一可编程延迟反相器的示意图。
[0020] 图4显示适用于图2A的逻辑信号驱动装置的一驱动器电路的示意图。 阳OW 附图标记说明：
[0022] 100逻辑信号传输系统
[0023] 110驱动电路
[0024] 111反相器 阳02引 120传输线
[0026] 121第一电路节点
[0027] 122第二电路节点
[0028] 130 负载
[0029] 131数据检测器
[0030] D逻辑信号 阳0川 Vs来源电压 阳0巧 Vl负载电压 阳〇3引 Z。特性阻抗
[0034] Zl输入阻抗 阳0对 Zs输出阻抗
[0036] 200逻辑信号驱动装置
[0037] 210驱动器
[0038] 211可调反相器
[0039] 220传输线 W40] 221第一电路节点 柳41] 222第二电路节点
[0042] 230 负载
[0043] 231数据检测器
[0044] 240、FSM有限状态机
[0045] 250、Cp寄生电容
[0046] S状态变量
[0047] 241第一高阻抗状态
[0048] 242第一低阻抗状态
[0049] 243第二高阻抗状态
[0050] 244第二低阻抗状态
[0051] Tl第一预定期间 阳0巧 Tz第二预定期间
[0053] 245~248 时间点
[0054] 300 时序电路 阳化5] 310可编程延迟反相器
[0056] 320可编程延迟反相器
[0057] TCl第一时序控制信号
[0058] TC2第二时序控制信号
[0059] Dl第一延迟信号
[0060] D2第二延迟信号
[0061] 361低至高信号缘
[0062] 363高至低信号缘
[0063] 350可编程延迟反相器
[0064] 351~355反相器 阳0化]356 多工器
[0066] TCX控制信号
[0067] DX多工信号
[0068] DXO~DX2中间信号 W例 400驱动器
[0070] 401 第一 PMOS 晶体管
[0071] 402 第一 NMOS 晶体管
[0072] 403 第二 PMOS 晶体管
[0073] 404 第二 NMOS 晶体管
[0074] 411 或口 阳0巧]412 与口
[0076] 421 第一电阻
[0077] 422 第二电阻
[0078] 423 第S 电阻
[0079] 424第四电阻
[0080] 431第一预驱动器 W81] 43IA~43IB反相器
[0082] 432第二预驱动器
[0083] 433第S预驱动器
[0084] 434第四预驱动器 阳0财 499输出节点
[0086] X第一中间逻辑信号
[0087] Y第二中间逻辑信号 阳0蝴 V孤电源供应节点
[0089] VSS接地节点
【具体实施方式】
[0090] 本发明设及逻辑信号的传输。尽管本说明书提及数个本发明的实施范例，其设及 本发明实施时的较佳模式，然而本发明可通过许多方式来实现，亦即本发明并不受限于后 述的特定实施范例或特定方式，其中该特定实施范例或方式载有被实施的技术特征。此外， 已知的细节不会被显示或说明，藉此避免妨碍本发明的特征的呈现。
[0091] 依据本发明的一实施例，图2A显示一逻辑信号驱动装置200的示意图。逻辑信号 驱动装置200包含：一有限状态机（finite state machine, FSM) 240,用来接收一逻辑信号 D W及输出一状态变量（state vari油Ie) S ;-具有可调整输出阻抗的驱动器（之后简称为 驱动器）210,包含一可调反相器（tun油Ie inverter) 211，该可调反相器211被该状态变量 S控制，用来接收该逻辑信号D，并于一第一电路节点221驱动一来源电压Vs;-负载230， 包含一数据检测器231，用来于一第二电路节点222检测一负载电压W及一特性阻抗为 Z。的传输线220,用来提供该第一电路节点221与该第二电路节点222之间的禪接。所述逻 辑信号D是由该驱动器210所传输，并经由该传输线220被传输至该负载230,藉此该负载 电压\可确实代表该逻辑信号D的一反相信号。为确保于该第二电路节点222处的低反射 特性，该负载230的输入阻抗瓦被适当设定W大略地等同于该传输线220的特性阻抗Z。。 于另一方面，该驱动器210的一输出阻抗（标示为Zs)依据该状态变量S被动态地调整，而 非被固定W匹配该传输线220的特性阻抗Z。。通过动态地调整该输出阻抗Zs,该来源电压 Vs的信号完整度的恶化情形可被减轻，其中该信号完整度的恶化是基于不想要的寄生电容 的存在，所述寄生电容由该第一电路节点221处的等效寄生电容Cp来表示。
[0092] 考虑到数据检测（通过数据检测器231)，检测方面的错误最常随着数据转变 (data transition)而发生，错误的发生是表示该数据检测器无法解析（resolve)该转变。 特别是该寄生电容Cp的存在会拖慢（slow down)该来源电压V S的转变，从而使该数据检测 器更难W解析该转变。因此，暂时地减少该输出阻抗Zs能帮助减轻该寄生电容Cp所引起的 转变变慢（slowdown)，从而减少数据检测方面的错误率。
[0093] 依据一实施例，图2B显示图2A的有限状态机240的一状态图。如图2B所示，有限 状态机240包含四个状态如下：一第一高阻抗状态241、一低阻抗状态242、一第二高阻抗状 态243 W及一第二低阻抗状态244,该四个状态分别连结前述状态变量的值为0、1、2与3。 如图所示，该四个状态241、242、243与244按照一环状循环式拓朴（circular round-robin topology)而被适当设定，且有限状态机240 W-事件驱动方式（event化iven manner)周 而复始地依序从该第一高阻抗状态241 (S = 0)前进至该第一低阻抗状态242 (S = 1)、接着 前进至该第二高阻抗状态243(8 = 2)、接着前进至该第二低阻抗状态244(8 = 3)、然后回 到该第一高阻抗状态241 (S = 0)。该第一高阻抗状态241与该第二高阻抗状态243皆为稳 定状态，一旦进入该稳定状态，有限状态机240会一直处于该稳定状态直到一相关的触发 事件发生。相对地，该第一低阻抗状时242与该第二低阻抗状态244皆为不稳定状态，一旦 进入该不稳定状态，有限状态机240需于一第一预定期间Tl后离开该第一低阻抗状态242 W进入该第二高阻抗状态243,并需于一第二预定期间T2后离开该第二低阻抗状态244 W 进入该第一高阻抗状态241。用来让有限状态机240离开该第一高阻抗状态241 W进入该 第一低阻抗状态242的触发事件是该逻辑信号的确立（assertion)值==1);而用来让有 限状态机240离开该第二高阻抗状态243 W进入该第二低阻抗状态244的触发事件是该逻 辑信号的停止确立（de-assedion)值==0)。
[0094] 图2C显示有限状态机240的一时序图的范例。该逻辑信号D -开始为0,且该有 限状态机240 -开始处于第一高阻抗状态（S = 0)。由于时间点245时该逻辑信号D确立， 有限状态机240进入该第一低阻抗状态（S = 1)，其是一不稳定状态，因此有限状态机240 会在此状态停留达前述的第一预定期间Tl,接着于时间点246时该有限状态机240进入该 第二高阻抗状态（S = 2)。由于时间点247时该逻辑信号D停止确立，有限状态机240进入 该第二低阻抗状态（S = 3)，其是一不稳定状态，因此有限状态机240会在此状态停留达前 述的第一预定期间T2,接着于时间点248时该有限状态机240回到该第一高阻抗状态（S = 0)。当S = 0、S = 1、S = 2 W及S = 3,该驱动器210 (如图2A所示）的输出阻抗分别为 一第一高阻抗ZH1、一第一低阻抗化1、一第二高阻抗Z肥W及一第二低阻抗化2 ;换言之， 当8 = 0、S = U S = 2 W及S = 3,输出阻抗ZS分别为ZS = ZHUZS =化UZS = Z肥W 及ZS =化2。基于该逻辑信号D的一转变，一触发事件从而发生，并使得该有限状态机240 移至一不稳定状态，此时驱动器210会有一低输出阻抗达一预定短期间，藉此帮助减少该 来源电压VS的转变的阻碍，其中该转变是发生于该电路节点221 (如图2A所示），且该阻碍 是由于该等效寄生电容CP的存在。
[0095] 本领域人±可按照他们的选择来依据图2B的状态图W及图2C的时序图来实施图 2A的有限状态机240。一非限制性的实施例如后所述。
[0096] 于一实施例中，如图3A所示的一时序电路300被采用。所述时序电路300包含： 一第一可编程延迟反相器310,用来接收该逻辑信号D W及依第一时序控制信号TCl来输出 一第一延迟信号Dl ; W及一第二可编程延迟反相器320,用来接收该逻辑信号D W及依第二 时序控制信号TC2来输出一第二延迟信号D2。图3A的时序电路300的时序图的一范例如 图3B所示，其包含一低至高信号缘361与一高至低信号缘363。所述第一可编程延迟反相 器310的电路延迟造成该逻辑信号D与该第一延迟信号Dl之间的一时序延迟Tl,其中Tl 是由前述第一时序控制信号TCl来控制。所述第二可编程延迟反相器320的电路延迟造成 该逻辑信号D与该第二延迟信号D2之间的一时序延迟T2,其中T2是由前述第二时序控制 信号TC2来控制。随着采用图3A的时序电路300,前述有限状态机240可通过采用如表1 所示的真值表而被实现。 |；0〇97]表 1
[0098]
[0099] 表1的「X」表示「无需考虑（don' t
care)」，其意义为本领域技术人员所熟知。 阳100] 于一实施例中，图3C所绘示的一可编程延迟反相器350的示意图适合用来实施图 3A的可编程延迟反相器310与320。通过一非限制性的例子，此处所示的一可编程延迟具有 =种可编程延迟数值。可编程延迟反相器350包含串接（cascaded)的反相器351~355， 用来接收该逻辑信号D与输出S个中间信号DX0、DXl与DX2,并包含一多工器356,用来接 收该S个中间信号DX0、DX1与DX2 W及依据一控制信号TCX来输出一多工信号DX，该控制 信号TCX具有S种可能的数值0、1与2,藉此分别选择DX0、DX1与DX2。当该可编程延迟反 相器350被用来实施图3A的第一可编程延迟反相器310时，该控制信号TCX为前述第一时 序控制信号TCl，从而该多工信号DX为该第一延迟信号Dl。当该可编程延迟反相器350被 用来实施图3A的第二可编程延迟反相器320时，该控制信号TCX为前述第二时序控制信号 TC2,从而该多工信号DX为该第二延迟信号D2。于上述任一情形中，不同的控制信号TCX的 值会导致选择不同路径，从而导致一不同的电路延迟，其中该不同路径是指从该逻辑信号D 至该多工信号DX的路径。
[0101] 图4显示一驱动器400的示意图，该驱动器400适合用来实施图2A的驱动器 210。在运个地方，该状态变量S的实施是通过该逻辑信号D、该第一延迟信号Dl W及该第 二延迟信号D2的组合，如先前图3A与表1的说明与表不。该驱动器400包含：一或口（OR gate)411，用来接收该逻辑信号D W及该第二延迟信号D2,并用来输出一第一中间逻辑信 号X;-与口（AND gate)412,用来接收该逻辑信号D与该第一延迟信号D1，并用来输出一 第二中间逻辑信号Y ;-第一 PMOS晶体管401，用来接收该逻辑信号D (可W是直接地或选 用地（optionally)通过一第一预驱动器（pre-化iver) 431，并用来驱动一输出节点499 (可 W是直接地或选用地通过一第一电阻421);-第一 NMOS晶体管402,用来接收该逻辑信 号D (可W是直接地或选用地通过一第二预驱动器432) W及驱动该输出节点499 (可W是 直接地或选用地通过一第二电阻422);-第二PMOS晶体管403,用来接收该第一中间逻辑 信号X(可W是直接地或选用地通过一第S预驱动器433) W及驱动该输出节点499(可W 是直接地或选用地通过一第=电阻423) ; W及一第二NMOS晶体管404,用来接收该第二 中间逻辑信号Y(可W是直接地或选用地通过一第四预驱动器434) W及驱动该输出节点 499 (可W是直接地或选用地通过一第四电阻424)。于一非限制性的例子中，上述四个选用 的（optional)预驱动器431、432、433与434的每一个包含二串接反相器（举例而言，预驱 动器431包含二个串接的反相器43IA与431B)。于图4中，「V孤」表示一电源供应节点，而 「VSS」表示一接地节点，此二标示均普遍地且广泛地运用于现有技术中。依据内部连接与连 线关系，图4对本领域技术人员而言是不言之自明的，因此细节不予寶述。于一实施例中， 电路节点499是直接禪接至图2A的电路节点221 ;于一替代实施例中，电路节点499是经 由一串联禪接电阻（未显示于图，但对本领域技术人员而言是显而易知的）而禪接至图2A 的电路节点221。值得注意的是，有四个晶体管（亦即PMOS晶体管401与403 W及NMOS晶 体管402与404)个别地及有条件地被导通，W驱动输出节点499。基于表1所给出的关于 状态变量S的真值表，本领域技术人员能够容易了解到：当S = 0时，只有PMOS晶体管401 被导通；当S = I时，NMOS晶体管402与404皆导通；当S = 2时，只有NMOS晶体管402导 通；W及当S = 3时，PMOS晶体管401与403皆导通。于导通时，一金氧半导体（MO巧晶体 管会表现得像是一电阻具有一导通电阻值（on-resistance)。令PMOS晶体管40UNM0S晶 体管402、PMOS晶体管403与NMOS晶体管404的导通电阻值分别为Rpi、Rw、Rp2与R W2,令电 阻421、422、423与424的电阻值分别为Rsi、Rs2、Rs3与Rs4(若一选用的电阻（亦即电阻421、 422、423与424的任一个）未被使用，其等效于一具有零电阻值的电阻），当S = 0,驱动 器400的输出阻抗为化i+Rsi)，其为先前所定义的Zhi;当S = 1，驱动器400的输出阻抗为 (Rw+Rs2) (Rw2+Rs4) / (Rw+Rs2+Rw2+Rs4)，其为先前所定义的Zu ;当S = 2，驱动器400的输出阻抗 为（Rw+Rs2)，其为先前所定义的Zh2;当S = 3,驱动器400的输出阻抗为巧pi+RsiHRp2+Rs3)/ (Rpi+Rsi+Rp2+Rs3)，其为先前所定义的瓦2。本领域技术人员亦可了解：相较于S = 3时，驱动 器400于S = 0时具有一较高的阻抗；W及相较于S = 1时，驱动器400于S = 2时具有 一较高的阻抗。也因此S = 0被视为一第一高阻抗状态（此时Zs= Z Hi)，S = 1被视为一 第一低阻抗状态（此时Zs= Z U)，S = 2被视为一第二高阻抗状态（此时Zs= Z H2)，S = 3 会被视为一第二低阻抗状态（此时Zs= Z ^。Zhi与Z ^之间的一比例依附于PMOS晶体管 401的导通电阻值加上电阻421的电阻值，W及依附于PMOS晶体管403的导通电阻值加上 电阻423的电阻值。Zh2与Zu之间的一比例依附于NMOS晶体管402的导通电阻值加上电阻 422的电阻值，W及依附于NMOS晶体管404的导通电阻值加上电阻424的电阻值。一 MOS 晶体管的导通电阻值是该MOS晶体管导通时的等效电阻值，且与该MOS晶体管的宽度成比 例、与该MOS晶体管的一过驱动电压（over-化ive voltage)成比例、与该MOS晶体管的长 度成反比。于一实施例中，电阻423被采用，且通过一可变电阻而被实施，因此，瓦2是可调 的，且可通过调整该可变电阻423而被调整。于一实施例中，电阻424被采用，且通过一可 变电阻而被实施，从而Zu是可调的，且可通过调整该可变电阻424而被调整。举例来说，一 MOS晶体管可被用来实现一可调整电阻，该MOS晶体管的栅极是由一电压所控制，该电压决 定了该MOS晶体管的导通电阻值。由于使用一 MOS晶体管来实现一可变电阻的原理为本领 域技术人员所熟知，因此细节在此不予寶述。 阳102] 现在重新参阅图2A。有限状态机240动态地减少驱动器210的输出阻抗，藉此促 进理应发生的转变，因此，该来源电压Vs的信号完整度W及该负载电压V L的信号完整度会 被改善，且较不会被寄生电容所引起的转变减慢所影响。尽管该输出阻抗的动态减少会对 该第一电路节点221处的阻抗匹配造成影响，该影响是暂时性的，且仅限于一时间区段内， 该时间区段可W是前述第一预定期间Tl或第二预定期间T 2,因此，通过审慎地决定所述期 间W及该输出阻抗的减少量，该影响是可被控制的。 阳103] 值得注意的是前述第一低阻抗状态（S = 1) W及第二低阻抗状态（S = 3)本质上 均为不稳定的且暂时性的W响应（in response to)该逻辑信号D的转变，运是因为由前述 寄生电容所引起的来源电压Vs的信号完整度的恶化主要发生在当该逻辑信号D历经一转 变时，此时一较低的驱动器输出阻抗可帮助克服该寄生电容所造成的阻碍。当该逻辑信号 D的转变发生时，所述输出阻抗会暂时地被降低。通过令该第一预定期间Tl与该第二预定 期间Tz可编程（例如使用图3A所示的第一时序控制信号TCl与第二时序控制信号TC2)， W及令阻抗的减少量可调整（举例而言，如前所述，通过调整图4的电阻423与424)，一理 想的效能表现可W被达到。 阳104] 于一实施例中，该第一预定期间Tl与该第二预定期间Tz均被设定W大略地与该逻 辑信号D的一单位距离（unit interval)成比例。
[01化]于一实施例中，该第一高阻抗Zhi与该第二低阻抗Z ^之间的比例被设定W大略地 与该逻辑信号D的一数据率成比例。 阳106] 于一实施例中，该第二高阻抗Zh2与该第一低阻抗Z U之间的比例被设定W大略地 与该逻辑信号D的一数据率成比例。 阳107] 于一实施例中，图2A的逻辑信号驱动装置200是一 DDR(双倍数据率同步动态随 机存取存储器）PHY(实体层电路）的一部分，其包含一平行总线（parallel bus)用W同步 传输多笔逻辑信号。举一非限制性的例子而言，所述多笔逻辑信号中的一第一逻辑信号的 传输是由图2A的逻辑信号驱动装置200的第一例子所实施，其中当该平行总线的数据率为 2000Mb/s (lOOOMb/s)时，该等效寄生电容Cp的电容值为IpF、该传输线220的特性阻抗Z。 为50欧姆（Ohm)、该负载阻抗瓦为50欧姆、该第一预定期间T 1与该第二预定期间T 2均为 250ps 巧OOps)、W及该四个阻抗 Zhi、Zu、Zh2与 Z L2分别为 50、40、50 与 40 (50、45、50 与 45) 欧姆；此时，所述多笔逻辑信号中的一第二逻辑信号的传输是由图2A的逻辑信号驱动装置 200的第二例子所实施，其中当该平行总线的数据率为2000Mb/s(1000Mb/s)时，该等效寄 生电容Cp的电容值为化F、该传输线220的特性阻抗Z。为50欧姆、该负载阻抗Z ^为50欧 姆、该第一预定期间Tl与该第二预定期间T 2均为25化S (5(K)ps)、W及该四个阻抗Z H1、Zu、 Zh2与Z ^分别为50、30、50与30巧0、40、50与40)欧姆。于一替代实施例中，所述多笔逻辑 信号中的该第二逻辑信号的传输是由图2A的逻辑信号驱动装置200的第二例子所实施，其 中当该平行总线的数据率为2000Mb/s(1000Mb/s)时，该等效寄生电容Cp的电容值为化F、 该传输线220的特性阻抗2。为50欧姆、该负载阻抗Z ^为50欧姆、该第一预定期间T 1与该 第二预定期间了2均为40化3(80化3)、^及该四个阻抗2 41、瓦1、242与2^分别为50、40、50与 40(50、45、50与45)欧姆。换言之，于该平行总线中的每该逻辑信号的参数（例如Ti、T2、 Zhi、Zu、Zh2与Z ^可W被个别地设定。
[0108] 于一实施例中，图2A的逻辑信号驱动装置200的负载230与传输线220可不包 含于驱动装置200内而独立，亦即驱动装置200于本实施例中不需包含负载230与传输线 220。
[0109] 虽然本发明的实施例如上所述，然而该些实施例并非用来限定本发明，本技术领 域技术人员可依据本发明的明示或隐含的内容对本发明的技术特征施W变化，凡此种种变 化均可能属于本发明所寻求的专利保护范畴，换言之，本发明的专利保护范围须视本说明 书的权利要求所界定者为准。
【主权项】
1. 一种具有动态输出阻抗的逻辑信号驱动装置，包含： 一有限状态机，用来接收一逻辑信号以及输出一状态变量； 一驱动器电路，用来接收该逻辑信号，以及于一第一电路节点驱动一来源电压，其中该 第一电路节点具有一输出阻抗，该输出阻抗被该状态变量控制； 一负载电路，用来于一第二电路节点接收一负载电压；以及 一传输线，用来耦接该第一电路节点与该第二电路节点。2. 如权利要求1所述的逻辑信号驱动装置，其中该有限状态机的运作是依据一环状循 环式拓朴，其连续地且循环地经历一第一状态、一第二状态、一第三状态以及一第四状态， 其中该第一、第二、第三与第四状态所对应的该状态变量分别为一第一数值、一第二数值、 一第三数值以及一第四数值。3. 如权利要求2所述的逻辑信号驱动装置，其中该第一状态是一稳定状态，一旦进入 该第一状态，该有限状态机会一直处于该第一状态直到该逻辑信号被确立；该第二状态是 一不稳定状态，一旦进入该第二状态，该有限状态机会于一第一预定期间后离开该第二状 态；该第三状态是一稳定状态，一旦进入该第三状态，该有限状态机会一直处于该第三状态 直到该逻辑信号被停止确立；以及该第四状态是一不稳定状态，一旦进入该第四状态，该有 限状态机会于一第二预定期间后离开该第四状态。4. 如权利要求3所述的逻辑信号驱动装置，其中当该状态变量分别为该第一数值、该 第二数值、该第三数值以及该第四数值时，该输出阻抗分别为一第一高阻抗、一第一低阻 抗、一第二高阻抗以及一第二低阻抗，该第二低阻抗低于该第一高阻抗，并且该第一低阻抗 低于该第二高阻抗。5. 如权利要求4所述的逻辑信号驱动装置，其中该第一预定期间与该第二预定期间是 可编程的，且被编程以与该逻辑信号的一单位距离成比例。6. 如权利要求5所述的逻辑信号驱动装置，其中该第一高阻抗与该第二低阻抗之间的 一比例是可编程的，且被编程以与该逻辑信号的一数据率成比例；以及该第二高阻抗与该 第一低阻抗之间的一比例是可编程的，且被编程以与该逻辑信号的该数据率成比例。7. 如权利要求6所述的逻辑信号驱动装置，其中该驱动器电路包含一第一 PMOS晶体 管、一第二PMOS晶体管、一第一 NMOS晶体管以及一第二NMOS晶体管；当该状态变量为该第 一数值时，该第一 PMOS晶体管被导通；当该状态变量为该第二数值时，该第一 NMOS晶体管 与该第二NMOS晶体管被导通；当该状态变量为该第三数值时，该第一 NMOS晶体管被导通； 以及当该状态变量为该第四数值时，该第一 PMOS晶体管与该第二PMOS晶体管被导通。8. -种具有动态输出阻抗的逻辑信号驱动装置，包含： 一有限状态机，用来接收一逻辑信号以及输出一状态变量；以及 一驱动器电路，用来接收该逻辑信号，以及于一第一电路节点驱动一来源电压，其中该 第一电路节点具有一输出阻抗，该输出阻抗被该状态变量控制。9. 如权利要求8所述的逻辑信号驱动装置，其中该有限状态机的运作是依据一环状循 环式拓朴，其连续地且循环地经历一第一状态、一第二状态、一第三状态以及一第四状态， 其中该第一、第二、第三与第四状态所对应的该状态变量分别为一第一数值、一第二数值、 一第三数值以及一第四数值。10. 如权利要求9所述的逻辑信号驱动装置，其中该第一状态是一稳定状态，一旦进入 该第一状态，该有限状态机会一直处于该第一状态直到该逻辑信号被确立；该第二状态是 一不稳定状态，一旦进入该第二状态，该有限状态机会于一第一预定期间后离开该第二状 态；该第三状态是一稳定状态，一旦进入该第三状态，该有限状态机会一直处于该第三状态 直到该逻辑信号被停止确立；以及该第四状态是一不稳定状态，一旦进入该第四状态，该有 限状态机会于一第二预定期间后离开该第四状态。
【文档编号】H03K19/094GK105978550SQ201510764212
【公开日】2016年9月28日
【申请日】2015年11月10日
【发明人】周格至, 林嘉亮
【申请人】瑞昱半导体股份有限公司