专利名称：数据流锁存装置及其方法
技术领域：
本发明涉及移动通信技术领域，尤其涉及一种数据流锁存装置及其方法。
背景技术：
根据移动通信的3G25.211协议，在WCDMA(宽带码分多址)通信系统反向随机接入信道中，随机接入发射的结构如图1所示，移动用户在随机接入信道发射包括一个或多个长为4096码片的前缀和一个长为10ms或20ms的消息部分，移动用户可以在每个接入时隙发射前缀，基站在每个接入时隙，在小区范围内捕获前缀。
基站进行前缀捕获的过程就是通过匹配滤波，得到是否有移动用户接入的信息，并计算出多径位置；匹配滤波的长度＝前缀部分的数据长度4096chips(码片)。在实际当中，因为经过中频处理后，每chip的数据都是被采样2次的，移动用户的数据分为I/Q两路调制后发射，在基站是通过2天线进行接收。因此，基站需要存储的实际数据量＝4096chips×2采样×I/Q路×2天线，数据量很大。且每个移动用户的数据是通过串行输入的，导致该数据流的速率＝2×2×2×3.84M chip速率＝8×3.84＝30.72MHZ，因此前缀捕获首先需要实时存储30.72MHZ的高速大流量数据流。
考虑到该数据流为高速数据流，且需要能够实时进行读取，因此需要进行移位存储，通常都采用移位寄存器来实现。然而，如果使用移位寄存器进行30.72MHZ的数据量的移位锁存，由于数据量太大，通常移动通信系统无法提供如此多的移位寄存器资源。
发明内容
本发明的目的是提供一种数据流锁存装置及其方法，以实现大数据量高速数据流的实时存储和读取，减少对移动通信系统移位寄存器资源的消耗。
本发明的目的是这样实现的数据流锁存装置由读写控制端相连的静态存储器组组成，且各静态存储器的数据读出端和与其依次相连的静态存储器的数据写入端及其自身的数据写入端相连。
所述的静态存储器组的读写控制端包括各静态存储器的读写控制信号端、片选信号端及地址线端。
所述的静态存储器组包括多级相连的静态存储器，其中各级静态存储器的数据读出端的最低位和与其依次相连的下一级静态存储器的数据写入端的最高位相连，数据读出端的其他位依次与自身的数据写入端的除最高位外的各位相连；且最高一级静态存储器的数据写入端的最高位作为数据的输入端，各级静态存储器的数据读出端作为数据的输出端。
所述的静态存储器组中各级静态存储器的地址范围均相同。
所述的静态存储器组中各级静态存储器的读出数据的位宽可相同也可不同。
一种基于上述数据流锁存装置的数据流锁存方法，包括
a、数据流锁存装置的数据输入端发生需要锁存的新数据；b、数据流锁存装置进入读数据周期，读出其中各级静态存储器地址指向的地址位中保存的数据；c、数据流锁存装置进入写数据周期，将数据流锁存装置数据输入端发生的需要锁存的新数据保存于最高一级静态存储器的最高位；并步骤b读出的数据中最低位写入下一级静态存储器的相应地址位的最高位，其它各位依次写入本级静态存储器相应地址位中除最高位外的各位。
执行所述的步骤c后，该方法还包括判断是否完成了所有新数据的锁存，如果是，对新数据进行锁存的过程结束，否则，执行步骤b。
所述的步骤c还包括将最后一级静态存储器的最低位数据丢弃。
由上述技术方案可以看出，本发明利用静态存储器实现数据流的移位锁存。当存储的数据量大时，可大大节省移位寄存器资源的消耗。而且，本发明可根据静态存储器的地址范围的不同设置，灵活地改变静态存储器输出数据的结构；因此，本发明进一步为各种数据的锁存需求提供了方便。本发明尤其适用于移动通信系统中的反向随机接入信道解调芯片等产品中，解决了该系统中无法提供大量移位寄存器进行数据锁存的问题。
图1为WCDMA中随机接入发射的结构示意图；图2为RAM的结构示意图；图3为本发明所述的数据流锁存装置的电路图；图4为本发明所述的数据流锁存方法的示意图A；图5为本发明所述的数据流锁存方法的示意图B。
具体实施例方式
本发明的实施过程所采用的静态存储器如图2所示，静态存储器的存储深度(即地址范围)为N，位宽为m bit，每个数据位宽1bit，该静态存储器共可存储m×N个数据。本发明中静态存储器的工作方式为每个静态存储器的输入是上一级静态存储器给它的新1bit数据和这个静态存储器当前输出的高(n-1)bit数据的组合，从而实现对需要锁存数据的移位寄存。
基于上述静态存储器的具体结构，本发明所述的数据流锁存装置的具体实施方式
如图3所示该装置由n+1个读写控制端连接在一起的静态存储器组组成，相邻的两个静态存储器的读写控制端，即读写控制信号端、片选信号端和地址线端连接在一起，从而可以使对所有静态存储器的操作都是相同的；各级静态存储器的数据读出端的最低位和与其依次相连的下一级静态存储器的数据写入端的最高位相连，数据读出端的其他位依次与自身的数据写入端的除最高位外的各位相连；且最高一级静态存储器(如图3中的RAMn)的数据写入端的最高位作为数据的输入端，最后一级静态存储器(如图3中的RAM0)的数据读出端的最低1bit数据丢弃，在当前地址上所有RAM的输出组合在一起的结果，即是相邻的上一次在该地址上RAM读出数据组合的一次移位锁存。即如图3中，第n级RAMn的数据写入端的最高位即m-1位作为数据的输入端，第m-2位至0位分别与RAMn的数据读出端的m-1位至1位依次相连，RAMn的数据读出端的第0位输出与RAMn-1的数据写入端的最高位相连，其余各级RAMn-1至RAM0的连接方式依次类推，最后一级RAM0的数据读出端的最低1bit丢弃。
基于上述本发明提供的数据流锁存装置，现将本发明所述的数据流的锁存方法结合图4叙述如下当发生数据流An+1、Bn+1、.....、Xn+1需要锁存时，首先执行占用一个时钟周期的读操作，RAMn、RAMn-1、.....、RAM0分别读出地址位为0中保存的m bit(位)的数据，如图4所示，RAMn读出的数据为An、.....、Am，RAMn-1读出的数据为Am-1、.....、Ap，RAMn-1至RAM0的读出数据方式相同；然后，再执行一个时钟周期的写操作，将1bit新数据输入RAMn的地址0所指向的m bit中的最高位；将从RAMn读出的最低1bit数据Am作为RAMn-1的地址0指向的最高1bit数据写入到RAMn-1中，从RAMn中读出的其它各位数据Am+1、.....、An分别依次写入到RAMn的地址0指向的m-1位至0位中，RAMn-1至RAM0的写数据操作过程相同。依次类推，经过与RAM深度N相同个读写周期后，可以将新来的N位数据流An+1、Bn+1、.....、Xn+1锁存于本发明所述的数据流锁存装置中，如图5所示。
本发明中当采用的静态存储器的深度为N时，实现的是间隔N位数据的移位寄存，当N＝1时，实现的即是数据流的依次移位寄存；因此，本发明可根据静态存储器的深度的不同设置，灵活地改变静态存储器输出数据的结构，即当深度为1时，每2个时钟周期，静态存储器的输出实现所有存储数据的一次移位；当深度为2时，2个时钟周期实现所有存储的奇数数据的一次移位输出，再过2个时钟周期，实现所有存储的偶数数据的一次移位输出，也就是说，每4个时钟周期，实现奇数数据或偶数数据的一次移位，其它深度变化情况以此类推。
权利要求
1.一种数据流锁存装置，其特征在于由读写控制端相连的静态存储器组组成，且各静态存储器的数据读出端和与其依次相连的静态存储器的数据写入端及其自身的数据写入端相连。
2.根据权利要求1所述的数据流锁存装置，其特征在于所述的静态存储器组的读写控制端包括各静态存储器的读写控制信号端、片选信号端及地址线端。
3.根据权利要求1所述的数据流锁存装置，其特征在于所述的静态存储器组包括多级相连的静态存储器，其中各级静态存储器的数据读出端的最低位和与其依次相连的下一级静态存储器的数据写入端的最高位相连，数据读出端的其他位依次与自身的数据写入端的除最高位外的各位相连；且最高一级静态存储器的数据写入端的最高位作为数据的输入端，各级静态存储器的数据读出端作为数据的输出端。
4.根据权利要求1所述的数据流锁存装置，其特征在于所述的静态存储器组中各级静态存储器的地址范围均相同。
5.根据权利要求1或4所述的数据流锁存装置，其特征在于所述的静态存储器组中各级静态存储器的读出数据的位宽可相同也可不同。
6.一种基于上述数据流锁存装置的数据流锁存方法，其特征在于包括a、数据流锁存装置的数据输入端发生需要锁存的新数据；b、数据流锁存装置进入读数据周期，读出其中各级静态存储器地址指向的地址位中保存的数据；c、数据流锁存装置进入写数据周期，将数据流锁存装置数据输入端发生的需要锁存的新数据保存于最高一级静态存储器的最高位；并步骤b读出的数据中最低位写入下一级静态存储器的相应地址位的最高位，其它各位依次写入本级静态存储器相应地址位中除最高位外的各位。
7.根据权利要求6所述的数据流锁存方法，其特征在于执行所述的步骤c后，该方法还包括判断是否完成了所有新数据的锁存，如果是，对新数据进行锁存的过程结束，否则，执行步骤b。
8.根据权利要求6所述的数据流锁存方法，其特征在于所述的步骤c还包括将最后一级静态存储器的最低位数据丢弃。
全文摘要
本发明涉及一种数据流锁存装置及其实现方法。所述的装置由读写控制端相连的静态存储器组组成，且各静态存储器的数据读出端和与其依次相连的静态存储器的数据写入端及其自身的数据写入端相连。所述的方法为对于需要锁存的新数据，首先进入读数据周期，读出其中各级静态存储器地址指向的地址位中保存的数据；然后进入写数据周期，将新数据及读出的数据分别保存于相应的静态存储器中。当需要锁存的数据量较大时，本发明可大大节省移位寄存器资源的消耗，尤其适用于移动通信系统中的反向随机接入信道解调芯片等产品中。
文档编号H04L29/06GK1499758SQ0214836
公开日2004年5月26日 申请日期2002年11月11日 优先权日2002年11月11日
发明者陈广文, 彭晖 申请人:华为技术有限公司