专利名称：：平行计算空间预测编码区块型样预测位的装置及相关方法
技术领域：
：本发明涉及一种用来对数字视频信号进行编码及解码的装置及相关方法，尤指一种可平行地计算出一空间预测编码区块型样的预测位的装置及相关方法。
背景技术：
：长久以来，使用类比视频信号(analogvideosignal)的全动态视频播放(full-motionvideodisplay)即常见于各式各样的电视系统之中。而由于近几年来电脑处理能力的快速进步以及越降越低的系统成本，使用数字视频信号(digitalvideosignal)的全动态视频播放也有越来越普遍化的趋势。相较于传统的类比视频系统，数字视频系统在建立、修改、传送、储存、以及播放全动态视频序列(full-motionvideosequence)的各种功能上都有相当长足的进步。对于数字视频的播放，简单的说就是将很大量的图像帧(imageframe)在介于30Hz到75Hz的频率范围内连续性地播放(或是传送)。每一个图像帧实际上是一个由像素阵列(pixelarray)所组成的静态图像，至于像素阵列的大小则是视一特定系统的显示清晰度(displayresolution)而定。举例来说，VHS系统具有320×480个像素的显示清晰度，HTSC系统具有720×486个像素的显示清晰度，HDTV系统则具有1360×1024个像素的显示清晰度。在视频序列(videosequence)中通常都包含有极大量的原始数字信息(rawdigitalinformation)。而对传统的个人电脑系统而言，要储存或者传送如此大量的视频信息通常是不可行的。举例来说，对于一个具有相对低解析度(320×480)的VHS图像格式而言，经过数字化以后，两个小时的全动态视频播放相当于100GB的数字视频信息。而相对的，传统光盘的容量通常只有0.6GB，硬盘的容量大约在数十个GB，至于发展中的各种DVD格式则具有至多8GB的容量而已。而为了解决必须储存或是传送如此大量数字视频的难题，各式各样的视频压缩标准或是程序也就陆续的被提出，例如MPEG-1、MPEG-2、MPEG-4、H.26X等等。这些视频压缩技术利用了连续图像帧之间的相似性，亦即时序关连(temporalcorrelation)或是帧间关连(inter-framecorrelation)，来进行帧间压缩(inter-framecompression)，此时即必须使用运动数据(motiondata)以及差异信号(errorsignal)来对帧间的差异进行编码。另外，传统的视频压缩技术亦利用了图像帧内的相似性，亦即帧内关连(intra-framecorrelation)，来进行帧内压缩(intra-framecompression)。帧内压缩的技术是建构在传统对于静态图像压缩的技术之上，例如离散余弦变换(discretecosinetransform，DCT)的编码技术。这种型式的编码技术通常成可以称为纹理编码(textureencode)或是变换编码(transformencode)。一般而言，“纹理”这个的用语指的是由图像采样值(imagesamplevalue)所组成的一个二维阵列，例如由亮度值(luminancevalue)或是色彩值(chrominancevalue)所组成的阵列。至于在本文中，“变换”这个用语指的则是在编码的过程中，图像采样介于空间领域(spatialdomain)与频率领域(frequencydomain)间的变换。请注意本文中对于“变换”两字的用法，会与一些用于帧间压缩方法中，用来估测画面变化(scenechange)的几何变换(geometrictransform)有不同的意思。而空间预测编码区块型样(spatiallypredictedcodedblockpattern)则可以用来改进传统的帧内编码标准。在一个以空间预测为基础的帧(即一个intraframe)中，一个巨集区块包含有四个亮度区块(luminancebolck)以及一个相关联的空间预测编码区块型样。至于该编码区块型样具有四个位，用来表示在该巨集区块中，哪些亮度区块是使用了DCT编码技术而编码入位流(bitstream)之中。为了要编码出一个空间预测编码区块型样，对于该编码区块型样中的每一个位，系统都会计算出其预测位(predictionbit)，然后再将该编码区块型样中的每一个位与其预测位进行互斥或(XOR)的运算，产生出来的位型样就会形成一个上述的“空间预测编码区块型样”。然后系统可以使用一个对照表(lookuptable)来将空间预测编码区块型样转变成一个可变长度码(variablelengthcode)，以进行传送或是储存的动作。至于相反的程序则可用来对该可变长度码进行解码的工作。此时系统可以使用另一个对照表来将该可变长度码转变成一个空间预测编码区块型样。此时对于该空间预测编码区块型样中的每一个位，系统都会计算出其预测位，然后再将该空间预测编码区块型样中的每一个位与其预测位进行互斥或(XOR)的运算。图1为已知技术一编码区块型样100的示意图。编码区块型样100包含有一A0位，一A1位，一A2位，以及一A3位。在对一空间预测编码区块型样进行编码或是解码的过程中，对于编码区块型样100中的每一个位，系统都必须计算出一个预测位。而为了要计算出预测位，则必须使用到一D0位，一X0位，一X1位，一Y0位，以及一Y1位，即邻近于编码区块型样100的各个位。D0位，X0位，以及X1位表示了在一第一列(firstrow)中，在哪些区块被编码入位流(bitstream)中；Y0位，A0位，以及A1位则表示了在一第二列中，有哪些区块被编码入位流中；至于Y1位，A2位，以及A3位则表示了在一第三列中，有哪些区块被编码入位流中。另外，实际上在图示中每一列的左边及右边都还有额外的位、在图示的三个列的上方以及下方亦有额外的列，但是这些额外的位或额外的列并不会被用来进行预测位的计算，故并没有被绘示于图1之中。至于要计算出A0，A1，A2，A3预测位时，已知技术的系统会依序执行以下的各个步骤步骤1.若X0位等于D0位，则将A0位设成等于Y0位，否则，则将A0位设成等于X0位。步骤2.若X1位等于X0位，则将A1位设成等于A0位，否则，则将A1位设成等于X1位。步骤3.若A0位等于Y0位，则将A2位设成等于Y1位，否则，则将A2位设成等于A0位。步骤4.若A1位等于A0位，则将A3位设成等于A2位，否则，则将A3位设成等于A1位。因为每一个后续的步骤都必须使用从之前步骤得出的结果才能进行，因此这些步骤必须被一个接着一个的依序执行。在使用硬体实施的情形下，这通常即表示了至少必须使用四个时钟周期才能够计算出编码区块型样100的预测位(即上述每一个步骤各需使用一个时钟周期)。然而，必须使用的时钟周期当然是越少越好。可是若是将上述的几个步骤组合起来，并使用一个组合逻辑(combinationallogic)在单一的时钟周期中进行运算，则对(A0，Al，A2，A3)中的每一个位的运算过程，从运算开始到结束之间会有很多的门延迟(gatedelay)，如此一来则可能会使得一个具有高时钟频率的系统无法达到系统的时间限制(timingconstraints)。另外，系统也必须使用很大量的逻辑门。这是已知技术所面临的主要问题。
发明内容因此本发明的目的之一，在于提供一种装置及相关方法，用来平行地计算出一空间预测编码区块型样的预测位，以解决已知技术所面临的问题。根据本发明一权利要求，是揭露一种装置，用来平行地计算出一空间预测编码区块型样的预测位，该空间预测编码区块型样包含有一A0位、一A1位、一A2位、以及一A3位，该装置包含有一储存装置，储存了多个列的位，包含有一D0位、一X0位、一X1位、一Y0位、一Y1位、以及该空间预测编码区块型样；一第一电路，耦合于该储存装置，用来设定该A0位；以及一第二电路，耦合于该储存装置，用来设定该A2位；其中该第一电路以及该第二电路是平行地进行运算。根据本发明另一权利要求，则揭露一种方法，用来平行地计算出一空间预测的编码位型样的预测位，该空间预测的编码位型样包含有一A0位、一A1位、一A2位、以及一A3位，该方法包含有以下步骤(a)若一X0位等于一D0位，则将该A0位设成等于一Y0位，且将该A2位设成等于一Y1位；否则则将该A0位设成等于该X0位；以及(b)若一X1等于该X0位，则将该A1位设成等于该A0位，并将该A3位设成等于该A2位；否则则将该A1位设成等于该X1位。本发明所提出的装置的一个优点在于，在一第一时钟周期之后，该储存装置中的位可以产生移位，此时该第一电路以及该第二电路可以被重复使用，以在一第二时钟周期时分别对该A1位以及该A3位进行设定。本发明所提出的装置的另一个优点则在于，可以使用一第三电路，耦合于该储存装置，以设定该Al位；以及一第四电路，耦合于该储存装置，以设定该A3位。该第一电路、该第二电路、该第三电路以及该第四电路可平行地进行运算，故可以在一个单一的时钟周期中设定该A0、A1、A2、A3位。图1为已知技术一编码区块型样的示意图。图2为本发明第一实施例的示意图。图3为本发明第二实施例的示意图。图4为本发明第三实施例的示意图。图5为本发明第四实施例的示意图。图6为本发明所提出的方法的实施例流程图。附图符号说明100编码区块型样200第一装置202移位寄存器204第一电路206、302第二电路208第一比较器210第一多路复用器212、304第二比较器214、308第二多路复用器300第二装置306第一或非门400第三装置402第三电路404第三多路复用器406第三比较器408、502第四电路410、508多路复用器412、504第四比较器500第四装置506第二或非门具体实施方式图2为本发明第一实施例的示意图。在图2中，第一装置200是用来在两个时钟周期内，计算出一空间预测编码区块型样100的预测位。第一装置200包含有一移位寄存器(shiftregister)202，一第一电路204，耦合于移位寄存器202，以及一第二电路206，亦耦合于移位寄存器202。移位寄存器202包含有图1所示的空间预测编码区块型样100以及其邻近的各个位。请注意，虽然在本实施例中是以移位寄存器202做举例说明，然而，实际上任何种类的储存装置皆可以用来存放编码区块型样100以及其邻近的各个位。在本实施例中，第一电路204是用来在一第一时钟周期时设定编码区块型样100中的A0位，以及在一第二时钟周期时设定编码区块型样100中的A1位。第一电路204包含有一第一比较器208以及一第一多路复用器210。第二电路206是用来在第一时钟周期时设定编码区块型样100中的A2位，以及在第二时钟周期时设定编码区块型样100中的A3位。第二电路206包含有一第二比较器212以及一第二多路复用器214。在第一时钟周期时，移位寄存器202所储存的位如图中标示着“Cycle1”的栏位所示，在第二时钟周期时，移位寄存器202所储存的位移位了一个位的位置，变成如图中标示着“Cycle2”的栏位所示。第一电路204的工作是在第一时钟周期时计算出A0位。第一比较器208的输入端分别耦合于移位寄存器202中的D0位以及X0位。故第一比较器208可以判断出X0是否等于D0。第一多路复用器210的输入端分别耦合于移位寄存器202中的X0位以及Y0位，至于第一比较器208的输出端则用来提供第一多路复用器210所使用的选择信号。当X0等于D0时，经由第一多路复用器210，A0会被设成等于Y0的值；当X0不等于D0时，经由第一多路复用器210，A0则会被设成等于X0的值。在第一时钟周期时，第二电路206可平行于(inparallelwith)第一电路204计算出A2位。第二比较器212的输入端分别耦合于移位寄存器202中的Y0位以及A0位，故第二比较器可以判断出A0是否等于Y0。第二多路复用器214的输入端分别耦合于移位寄存器202中的A0位以及Y1位，第二比较器212的输出端则用来提供第二多路复用器214所使用的选择信号。当A0等于Y0时，经由第二多路复用器214，A2会被设定成等于Y1的值；当A0不等于Y0时，经由第二多路复用器214，A2则会被设定成等于A0的值。在第二时钟周期时，移位寄存器202中的位移位了一个位的位置，变成如图中标示着“Cycle2”的栏位所示，此时第一电路204会被重复使用以计算出A1位。此时第一比较器208的输入端分别耦合于移位寄存器202中的X0位以及X1位，故第一比较器208可以判断出X1是否等于X0。第一多路复用器的输入端分别耦合于移位寄存器202中的X1位以及A0位，第一比较器208的输出端是用来提供第一多路复用器210所使用的选择信号。当X1等于X0时，经由第一多路复用器210，A1会被设定成等于A0的值；当X1不等于X0时，经由第一多路复用器210，A1则会被设定成等于X1的值。在第二时钟周期时，第二电路206则被重复使用以平行于第一电路204计算出A3位。此时第二比较器212的输入端分别耦合于移位寄存器202中的A0位以及A1位，故第二比较器212可以判断出A1是否等于A0。第二多路复用器214的输入端分别耦合于移位寄存器202中的A1位以及A2位，第二比较器212的输出端则用来提供第二多路复用器214所使用的选择信号。当A1等于A0时，经由第二多路复用器214，A3会被设定成等于A2的值；当A1不等于A0时，经由第二多路复用器214，A3则会被设定成等于A1的值。正如已知此项技术者所熟知，通常在实施多路复用器以及比较器时，皆会使用到两个阶层(twolevels)的逻辑门，故会产生至少两个门延迟的时间延迟。这也就意味了，在第一时钟周期时，A0位会在四个门延迟之后到达稳定，A2位则会在八个延迟内到达稳定。相似的，在第二时钟周期时，A1位会在四个门延迟之后到达稳定，A3位则会在八个门延迟内到达稳定。图3为本发明第二实施例的示意图。在图3中，第二装置300包含有移位寄存器202，第一电路204，耦合于移位寄存器202，以及一第二电路302，亦耦合于移位寄存器202。此处关于移位寄存器202以及第一电路204的实施以及运作方式都与之前对图2的第一实施例所做的描述相同，故在此不多做赘述。在图3中，第二电路302是用来在第一时钟周期时设定编码区块型样100中的A2位，并在第二时钟周期时设定成编码区块型样100中的A3位。在本实施例中，第二电路302包含有一第二比较器304，一第一或非门(NORgate)306，以及一第二多路复用器308。在第一时钟周期时，第二电路302会平行于第一电路204计算出A2位。此时第二比较器304的输入端分别耦合于移位寄存器202中的Y0位以及X0位，故第二比较器304可以判断出X0是否等于Y0。第二比较器304的输出端以及第一比较器208的输出端分别耦合于第一或非门306的输入端。第二多路复用器308的输入端分别耦合于移位寄存器202中的X0位以及Y1位，而第一或非门306的输出端则用来提供第二多路复用器308所使用的选择信号。当X0不等于D0且Y0不等于X0时，经由第二多路复用器308，A2会被设定成等于X0的值；否则，经由第二多路复用器308，A2则会被设定成等于Y1的值。在第二时钟周期时，第二电路206会被重复使用以平行于第一电路204计算出A3位。此时第二比较器304的输入端分别耦合于移位寄存器202中的A0位以及X1位，故第二比较器304可以判断出X1是否等于A0。第二比较器304的输出端以及第一比较器208的输出端分别耦合于第一或非门306的输入端。第二多路复用器308的输入端分别耦合于移位寄存器202中的X1位以及A2位，至于第一或非门306的输出端则用来提供第二多路复用器308所使用的选择信号。当X1不等于X0且A0不等于X1时，经由第二多路复用器308，A3会被设定成等于X1的值，否则，经由第二多路复用器308，A3则会被设定成等于A2的值。由于第二电路302并不需要依据第一电路204输出的数据进行运算，故相较于图2所示的第一实施例，使用图3所示的第二实施例可更快速的计算出预测位。在图3中，在第一时钟周期时，A0位会在四个门延迟之后到达稳定，而A2位则会在五个门延迟之后到达稳定。相似的，在第二时钟周期时，A1位会在四个门延迟之后到达稳定，而A3位则会在五个门延迟之后到达稳定。也就是说，在本实施例中，使用了一个额外的或非门306即加快了37.5％的计算速度。图4为本发明第三实施例的示意图。在图4中，第三装置400包含有移位寄存器202，第一电路204，耦合于移位寄存器202，第二电路206，耦合于移位寄存器202，第三电路402，耦合于移位寄存器202，以及第四电路408，亦耦合于移位寄存器202。此处关于移位寄存器202、第一电路204以及第二电路206的实施以及运作方式都与之前对图2的第一实施例所做的描述相同，故在此不多做赘述。在图4中，第三电路402是用来设定编码区块型样100中的A1位，其包含有一第三比较器406以及一第三多路复用器404。第四电路408是用来设定编码区块型样100中的A3位，其包含有一第四比较器412以及一第四多路复用器410。而第一电路204，第二电路206，第三电路402，以及第四电路408可以平行地进行运算，以在单一时钟周期计算出编码区块型样100的预测位A0，A1，A2，A3。第三电路402的工作是计算出A1位。第三比较器406的输入端分别耦合于移位寄存器202中的X0位以及X1位。故第三比较器406可以判断出X1是否等于X0。第三多路复用器404的输入端分别耦合于移位寄存器202中的X1位以及A0位，而第三比较器406的输出端则用来提供第三多路复用器404所使用的选择信号。当X1等于X0时，经由第三多路复用器404，A1会被设定成等于A0的值；当X1不等于X0时，经由第三多路复用器404，A1则会被设定成等于X1的值。第四电路408的工作是计算出A3位。第四比较器412的输入端分别耦合于移位寄存器202中的A0位以及A1位，故第四比较器412可以判断出A1是否等于A0。第四多路复用器410的输入端分别耦合于移位寄存器202中的A1位以及A2位，而第四比较器412的输出端则用来提供第四多路复用器410所使用的选择信号。当A1等于A0时，经由第四多路复用器410，A3会被设定成等于A2的值；当A1不等于A0时，经由第四多路复用器410，A3则会被设定成等于A1的值。使用本发明的第四实施例，预测位A0，A1，A2，A3会于相同的时钟周期中被计算出来，而A0位会于四个门延迟之后到达稳定，A1位会在六个门延迟之后到达稳定，A2位会于八个门延迟之后到达稳定，至于A3位则会于十个门延迟之后到达稳定。图5为本发明第四实施例的示意图。在图5中，第四装置500包含有移位寄存器202，第一电路204，耦合于移位寄存器202，第二电路302，耦合于移位寄存器202，第三电路402，耦合于移位寄存器202，以及一第四电路502，亦耦合于移位寄存器202。此处关于移位寄存器202以及第一电路204的实施以及运作方式都与之前对图2的第一实施例所做的描述相同，故在此不多做赘述。另外，此处关于第二电路302以及第三电路402的实施以及运作方式则与之前对图3的第二实施例以及图4的第三实施例所做的描述相同，故亦不多做赘述。在图5中，第四电路502是用来设定编码区块型样100中的A3位，其包含有一第四比较器504，一第二或非门506，以及一第四多路复用器508。而第一电路204，第二电路302，第三电路402，以及第四电路502可以平行地进行运算，以在单一个时钟周期中计算出编码区块型样100的预测位A0，A1，A2，A3。第四电路502的工作是计算出A3位。第四比较器504的输入端分别耦合于移位寄存器202中的A0位以及X1位，故第四比较器504可以判断出X1是否等于A0。第四比较器504的输出端以及第三比较器406的输出端分别耦合于第二或非门506的输入端。第四多路复用器508的输入端分别耦合于移位寄存器202中的X1位以及A2位，而第二或非门506的输出端则用来提供第四多路复用器508所使用的选择信号。当X1不等于X0且A0不等于X1时，经由第四多路复用器508，A3会被设定成等于X2的值；否则，经由第四多路复用器508，A3则会被设定成等于A2的值。由于第二电路302不需要依据第一电路204输出的数据进行运算，而第四电路502不需要依据第三电路402输出的数据进行运算，故相较于图4所示的第三实施例，使用图5所示的第四实施例可更快速的计算出预测位。在图5中，A0位会在四个门延迟之后到达稳定，A1位会在六个门延迟之后到达稳定，A2位会在五个延迟之后到达稳定，至于A3位则会在九个门延迟之后到达稳定。也就是说，在本实施例中，使用了两个额外的或非门306及506，即加快了对A3位10％的计算速度，以及对A2位37.5％的计算速度。图6为本发明所提出的方法的实施例流程图。在图6所示的流程图中包含有以下各个对的编码区块型样100进行运算的步骤步骤602判断X0位是否等于D0位。步骤604由于此时X0等于D0，故要设给A0位以及A2位的值皆为已知。将A0的值设成Y0，将A2的值设成Y1。步骤606由于此时X0不等于D0，故只有要设给A0位的值是已知。将A0的值设成X0。步骤608判断Y0位是否等于X0位。步骤610将A2的值设成Y1。步骤612将A2的值设成X0。步骤614判断X1位是否等于X0位。步骤616由于此时X1等于X0，故要设给A1位以及A3位的值皆为已知。将A1的值设成A0，将A3的值设成A2。步骤618由于此时X1不等于X0，故只有要设给A3位的值是已知。将A3的值设成X1。步骤620判断X1位是否等于A0位。步骤622将A3的值设成A2。步骤624将A3的值设成X1。在上述的流程图中，预测位A0、A1、A2、A3间的相依性(dependence)已经被减至最小，故计算时可以达到最快的速度。在一特定的系统时钟率(systemclockrate)之下(即定义了对于每一个时钟周期的时间限制)，系统设计者可以自行决定有几个上述的步骤要在相同的时钟周期中被平行地执行。而越快的时钟率即相当于越短的可用时间，这也就表示了执行上述步骤的硬体必须在较少数目的门延迟之后即到达稳定。当实施上述的流程图时，有一个限制条件就是，在相同的时钟周期中被平行执行的步骤所造成的最大延迟不可以超过由系统时钟率所决定出来的时间限制(timingconstraint)。相较于已知技术，本发明的装置以及相关方法可以平行地计算出一空间预测编码区块型样的预测位，故只需要较少的计算时间，且也只需要较少数量的时钟周期来完成对预测位的计算。藉由将计算分割至两个时钟周期，本发明可以平行地计算出一编码区块型样的两个预测位，故可以允许使用比已知技术更快的系统时钟率，且在使用不多的组成元件即达到更高的效率。藉由使用一个额外的或非门，可以消除掉在第一时钟周期时A2位对A0位的相依性以及在第二时钟周期时A3位对A1位的相依性，故可以达到比已知技术高37.5％的效能。相似的，若在一个单一的时钟周期中执行计算，则本发明可以在使用较高系统时钟率以及不多的组成元件下，平行地计算出四个预测位。藉由使用两个额外的或非门，可以消除掉A2位对A0位的相依性以及A3位对A1位的相依性，故对于A3位的计算可以比已知技术快10％，对于A2位的计算则可以比已知技术快37.5％。以上所述仅为本发明的较佳实施例，凡依本发明权利要求所做的均等变化与修饰，皆应属本发明专利的涵盖范围。权利要求1.一种装置，用来平行地计算出一空间预测编码区块型样的预测位，该空间预测编码区块型样包含有一A0位、一A1位、一A2位、以及一A3位，该装置包含有一储存装置，储存了多个列的位，包含有一D0位、一X0位、一X1位、一Y0位、一Y1位、以及该空间预测编码区块型样；一第一电路，耦合于该储存装置，用来设定该A0位；以及一第二电路，耦合于该储存装置，用来设定该A2位；其中，该第一电路以及该第二电路是平行地进行运算。2.如权利要求1所述的装置，其中，该储存装置包含有一移位寄存器，在一第一时钟周期之后，该移位寄存器所储存的数据会产生移位；在一第二时钟周期时，该第一电路以及该第二电路是分别用来设定该A1位以及该A3位。3.如权利要求1所述的装置，其中，该第一电路包含有一第一比较器，耦合于该储存装置，用来判断该D0位是否等于该X0位；以及一第一多路复用器，耦合于该储存装置，用来依据该第一比较器输出端的信号，选择性地将该A0位设成等于该X0位或是等于该Y0位。4.如权利要求3所述的装置，其中，该第二电路包含有一第二比较器，耦合于该储存装置，用来判断该X0位是否等于该Y0位；一第一或非门，具有两个输入端，分别耦合于该第一比较器的输出端以及该第二比较器的输出端；以及一第二多路复用器，耦合于该储存装置，用来依据该第一或非门输出端的信号，选择性地将该A2位设成等于该Y1位或是等于该X0位。5.如权要求1所述的装置，其中，该第二电路包含有一第二比较器，耦合于该储存装置，用来判断该A0位是否等于该Y0位；以及一第二多路复用器，耦合于该储存装置，用来依据该第二比较器输出端的信号，选择性地将该A2位设成等于该Y1位或是等于该A0位。6.如权利要求1所述的装置，其中，该装置另包含有一第三电路，耦合于该储存装置，用来设定该A1位；以及一第四电路，耦合于该储存装置，用来设定该A3位；其中，该第一电路、该第二电路、该第三电路以及该第四电路是平行地进行运算。7.如权利要求6所述的装置，其中，该第三电路包含有一第三比较器，耦合于该储存装置，用来判断该X0位是否等于该X1位；以及一第三多路复用器，耦合于该储存装置，用来依据该第三比较器输出端的信号，选择性地将该A1位设成等于该X1位或是等于该A0位。8.如权利要求7所述的装置，其中，该第四电路包含有一第四比较器，耦合于该储存装置，用来判断该X1位是否等于该A0位；一第二或非门，具有两个输入端，分别耦合于该第三比较器的输出端以及该第四比较器的输出端；以及一第四多路复用器，耦合于该储存装置，用来依据该第二或非门输出端的信号，选择性地输出该A2位或是该X1位的值，以作为该A3位的值。9.如权利要求6所述的装置，其中，该第四电路包含有一第四比较器，耦合于该储存装置，用来判断该A1位是否等于该A0位；以及一第四多路复用器，耦合于该储存装置，用来依据该第四比较器输出端的信号，选择性地将该A3位设成等于该A2位或是等于该A0位。10.一种方法，用来平行地计算出一空间预测的编码位型样的预测位，该空间预测的编码位型样包含有一A0位、一A1位、一A2位、以及一A3位，该方法包含有以下步骤(a)若一X0位等于一D0位，则将该A0位设成等于一Y0位，且将该A2位设成等于一Y1位；否则则将该A0位设成等于该X0位。11.如权利要求10所述的方法，其中，步骤(a)另包含有若该A0位与该Y0位具有不同的值，则将该A2位设成等于该A0位。12.如权利要求10所述的方法，其中，步骤(a)另包含有若该X0位不等于该D0位，且该Y0位不等于该X0位，则将该A2位设成等于该X0位；否则则将该A2位设成等于该Y1位。13.如权利要求10所述的方法，其中，该方法另包含有以下步骤(b)若一X1等于该X0位，则将该A1位设成等于该A0位，并将该A3位设成等于该A2位；否则则将该A1位设成等于该X1位。14.如权利要求13所述的方法，其中，步骤(b)另包含有若该A1位不等于该A0位，则将该A3位设成等于该A1位。15.如权利要求13所述的方法，其中，步骤(b)另包含有若该X1位不等于该X0位，且该X1位不等于该A0位，则将该A3位设成等于该X1位；否则则将该A3位设成等于该A2位。16.如权利要求13所述的方法，其中，步骤(a)是在一第一时钟周期中被执行，步骤(b)是在一第二时钟周期中被执行。17.如权利要求13所述的方法，其中，步骤(a)与步骤(b)是在相同的时钟周期中被平行地执行。全文摘要本发明的装置包含有一储存装置，储存有数列的位，包含有D0、X0、X1、Y0、Y1位，以及一空间预测编码区块型样，包含有A0、A1、A2、A3位。一第一电路耦合于该储存装置，用来设定该A0位。一第二电路亦耦合于该储存装置，用来设定该A2位，且平行该第一电路进行运算。在一第二时钟周期时，该储存装置中的位产生移位，该第一电路以及该第二电路则被重复使用以平行地计算出该A1位以及该A2位。另外，亦可使用一第三电路及一第四电路，皆耦合于该储存装置，分别用来在该第一时钟周期时，平行地计算出该A1位以及该A2位。文档编号H04N7/26GK1585489SQ20041005865公开日2005年2月23日申请日期2004年7月27日优先权日2003年7月30日发明者林恭生,郭惠华申请人:联发科技股份有限公司