专利名称：一种基于pci的高速码流播放和接收装置的制作方法
技术领域：
本发明涉及数字电视广播技术领域，具体是一种基于周边器件互连PCI的高速码流播放和接收装置。
背景技术：
随着数字电视的发展以及MPEG-2标准的制定，国内外数字电视领域对数字音视频和MPEG的开发应用进入迅速发展的阶段。在信源编码和信道维护设计的过程中，经常需要了解生成的码流或得到的码流是否符合标准。有时还必须对码流分析，获得其在编码和传输方面的性能。在数字电视系统监测或故障检查等过程中，也需要有相关设备对生成的或得到的码流进行分析。还有另外一些设备在调制时也需要进行码流验证程序等。这些工作都需要有能够接收和播放码流的设备来实施。
目前国内外几个主要仪器和广播设备生产商正在研制或开发这类设备，其硬件设计也有基于计算机PCI接口的。但是其设计原理比较复杂，性能也不够理想。如国内知名的数字电视测试测量设备专业厂商蓝拓扑开发的“MPEG-2传输流数据采集卡BSRC-11和发送卡BSTC-11”都是基于PCI接口的装置，其原理设计比较复杂，在主要信号处理模块上使用了资源比较大的可编程逻辑器件，其所能接收或发送的码流码率最高为108Mbps，另一方面产品的设计成本较高。而美国computer module公司所生产的的码流播放、接收卡虽然设计比较简单，产品的功能单一，只能单一收发码流，不具备码率调整的功能。
发明内容
本发明的目的在于克服现有技术之不足，提供一种基于周边器件互连PCI的高速码流播放和接收装置，利用计算机周边器件互连PCI接口芯片控制高速码流的播放、接收，可用于数字电视系统高速码流的分析，测试和监测。
实现本发明的技术方案包括PC机、码流播放卡和码流接收卡，PC机分别通过周边器件互连PCI接口芯片控制码流播放卡和码流接收卡，实现码流的播放与采集。所述码流播放卡主要由可编程逻辑器件FPGA、PCI接口芯片、外部大容量存储器FIFO及外围器件27M时钟源、FPGA初始化及配置、AD9851频率合成器、ASI输出和SPI输出模块组成。所述码流接收卡主要由可编程逻辑器件FPGA、PCI接口芯片、外部大容量存储器FIFO及外围组件27M时钟源、FPGA初始化及配置、ASI输入和SPI输入模块组成；其中，可编程逻辑器件FPGA，与PCI接口芯片和外部大容量存储器FIFO连接，用于控制周边器件互连PCI状态，协调PCI接口芯片和外部FIFO之间的工作；PCI接口芯片，用于简化PCI总线协议，将复杂的PCI总线操作转化成简单的本地总线操作，配合可编程逻辑器件FPGA实现码流数据的发送和接收；27MHZ时钟源，用于参考时钟的生成和整形，生成27MHZ的系统时钟，为CY7B933/CY7B923芯片，FPGA和PCI接口芯片提供稳定的参考时钟；FPGA初始化及配置，上电时将FPGA所需要的相关设置信息下载到FPGA的配置空间中，使FPGA能够实现所要求的功能；外部大容量存储器FIFO，在高速码率码流的播放/接收时，用来缓存数据，提高PC机对数据的处理速度；AD9851频率合成器，用于合成出与码流码率同样大小的时钟，并将此时钟信号送入时钟控制模块；SPI输出模块，完成输出信号的电平转换，将输出TTL电平信号转换成低压差分电平信号LVDS输出，实现将SPI信号转换成适合电缆传输的信号输出，提高信号在信道传输中的抗干扰能力；ASI输出模块，将ASI信号转换成适合电缆传输的信号，包括CY7B923芯片、耦合整形电路，CY7B923芯片主要实现码字的8/10bit转换、插入同步字K28.5和并串转换，完成输出速率恒定为270MHZ的ASI信号的驱动及耦合输出；SPI输入模块，完成输入信号的电平转换，将从SPI接口输入的低压差分电平信号LVDS转换成TTL电平信号，输出符合SPI信号结构的11路信号；ASI输入模块，主要完成输入信号的耦合放大及整形，接口耦合电路完成输入信号的时钟和数据的恢复，CY7B933芯片主要实现码字的10/8bit转换、去除同步字K28.5和串并转换，输出8路并行的数据信号，ASI的传输速率恒定为270MHZ。由于码流的速率不同，故需要一个内部FIFO完成输入信号的速率匹配，利用FPGA的内部RAM实现。
本发明播放卡的可编程逻辑器件FPGA的主要配置包括PCI状态及逻辑控制、NCO数控振荡器电路、数据缓存、时钟控制、中断控制、输出时钟合成及控制、码率调整，输出接口选择，接口芯片控制模块。其中，PCI状态及逻辑控制，实现PCI的功能以及完成PCI的DMA控制，将地址译码产生的输出接口选择信号送至输出接口选择模块；将产生时钟控制信号输出至时钟控制模块；将产生的连续脉冲送至NCO电路作为配置字的写入时钟；数据缓存，使用FPGA内部提供的FIFO，缓存计算机输入的配置字和在计算机与外部大容量存储器FIFO之间传输的数据，并结合PCI状态及逻辑控制模块，在设备启动时将不同的配置字传输至NCO电路和输出时钟合成及控制模块；NCO数控振荡器电路，计算机软件将欲调整的新码率转换成配置字送入NCO电路模块，NCO根据配置字信息产生一个符合新码率大小的时钟信号，实现码率可调整的步进精度为1HZ，并将该时钟信号送入码率调整模块；码率调整模块，接收外部大容量存储器FIFO送来的码流和NCO电路输入的时钟信号，实现单节目源的多码率播放，即通过改变原始码流的码率，以精度为1HZ的任意码率输出；时钟控制，根据输入的时钟控制信号控制AD9851合成的时钟，将此时钟信号输出到外部大容量存储器，作为从外部大容量存储器读出数据的时钟。
输出时钟合成及控制模块，将计算机软件分析获得码流的码率大小并将其转换成相应的配置字送入该模块，该模块实现将配置字写入AD9851频率合成器，并控制AD9851芯片向时钟控制模块输出相对应的时钟；中断控制模块，以外部存储器FIFO的半满状态作为中断信号，实现外部硬件与计算机软件之间的通信，同时计算机软件将该信号作为计算机发起数据传输的时间标志；输出接口选择模块，根据计算机设定的选择输入控制信号，完成从ASI接口或是SPI接口发送信号；输出芯片控制模块，ASI的传输速率恒定为270MHZ，而输出的码流速率是不同的，需要用FIFO实现速率匹配，对输出的数据、FIFO和CY7B923芯片之间的通信进行逻辑控制；本发明码流接收卡的可编程逻辑器件FPGA的主要配置包括输入接口选择，输入信号处理，PCI状态及逻辑控制，中断控制，数据缓存模块，各配置模块的主要用途及信号传输关系如下输入接口选择模块，根据计算机设定的一个选择控制输入信号，完成接收ASI输入信号或是SPI输入信号；输入信号处理模块，对选中的接口输入信号进行分析，并将其写入外部大容量存储器FIFO，同时根据计算机设定的输入控制信号控制接收数据的始/止时间；数据缓存模块，对数据进行缓存，保证数据在外部存储器和计算机内部存储器之间稳定的DMA传送；中断控制模块，以外部存储器的半满状态作为中断信号，实现外部硬件与计算机软件之间的通信，同时计算机软件将该信号作为计算机何时发起数据传输的标志；PCI状态及逻辑控制模块，实现PCI的功能以及完成PCI的DMA控制，将地址译码产生的输入接口选择信号送入输入接口选择模块；产生的使能信号送至输入信号处理模块。
本发明使用了功能强大的专用PCI接口芯片以及合理地设计了可编程逻辑器件FPGA的配置，实现了直接用计算机播放和接收码流。使其与现有技术相比，具有硬件电路设计简单，功能完善，性能良好，设备成本低的优点和实现了码流数据的高速传输。其传输的码流码率高达120Mbps，能满足多路合成高码率传输流的处理，可以在软件的辅助下，在实现对码流播放、接收的同时，对码流进行检测，分析。因此，本发明在数字电视系统的安装、调试、检测和维护方面具有广泛的用途。
图1本发明的整体结构2本发明码流播放卡的内部结构3本发明码率调整模块的内部结构流程4本发明码流接收卡的内部结构5本发明测试示意图具体实施方式
参见图1，本发明的内部结构包括码流播放卡，码流接收卡和PC机，PC机分别通过周边互连PCI接口芯片控制码流播放卡、码流接收卡，实现数据的播放与接收。
参见图2，本发明的码流播放卡的构成包括PCI接口芯片，外部大容量存储器FIFO，可编程逻辑器件FPGA，以及SPI输出，ASI输出，27MHZ时钟源，AD9851芯片，FPGA初始化及配置模块。可编程逻辑器件FPGA的内部配置包括PCI状态及逻辑控制，数据缓存，中断控制，输出时钟合成及控制，时钟控制，NCO数控振荡器电路，码率调整模块，输出接口选择输出芯片控制模块，上述各组成模块的用途及信号传输关系如下PCI接口芯片，将复杂的PCI总线操作转化成简单的本地总线操作，简化PCI总线协议，同时PCI总线接口芯片强大的功能保证电路设计的灵活性以及性能的稳定性，在完成高速数据处理方面更现出它的优越性。PCI接口芯片选用能够执行DMA传输功能的PLX PCI9054芯片，配合可编程逻辑器件FPGA实现码流数据的发送。
PCI状态及逻辑控制，实现PCI的功能以及完成PCI的DMA控制，保证稳定准确播放高速码流。主要完成包括PCI总线接口之间的控制，地址和数据的控制，地址译码，数据的DMA传输过程及状态的控制。其中地址译码产生输出接口选择信号输出至输出接口选择模块，产生时钟控制信号输出至时钟控制模块，产生连续的脉冲送至NCO电路作为配置字的写时钟。
数据缓存，使用FPGA内部提供的FIFO，对输入的数据进行缓存。该FIFO结合PCI状态及逻辑控制，实现先将计算机送来的不同的配置字各自传输至NCO电路和输出时钟合成及控制模块，然后专用于缓存在计算机和外部大容量存储器之间的数据。
外部大容量存储器，在实现高码率码流的播放时，为弥补计算机的DMA处理以及计算机内部数据读取的延迟，需要一个大容量的外部存储器来缓存数据，同时通过改变读写速率，提高PCI接口芯片本地端对数据的处理速度。
中断控制，以外部存储器的半满状态作为中断信号，实现外部硬件与计算机软件之间的通信。同时计算机软件将该信号作为计算机发起数据输出的时间标志。
输出时钟合成及控制，通过计算机软件分析获得码流的码率大小并将其转换成相应的配置字送入该模块，该模块实现控制配置字写入AD9851频率合成器，并控制AD9851频率合成器向时钟控制模块输出相对应的时钟；AD9851频率合成器，用于合成出与码流码率一样大小的时钟，并将此时钟信号送入时钟控制模块；时钟控制，根据输入的时钟控制信号控制AD9851合成的时钟，将此时钟信号输出到外部大容量存储器，作为从外部大容量存储器读出数据的时钟。
NCO电路，计算机软件将欲调整的新码率转换成配置字送入NCO电路模块，NCO根据配置字信息产生一个符合新码率大小的时钟信号，输出时钟送至码率调整模块。码流将以该码率从外部接口输出，该电路实现码率可调整的步进精度为1HZ。
输出接口选择，实现根据计算机设定的一个选择控制输入信号，完成从ASI接口或是SPI接口发送信号。
SPI输出模块，完成输出信号的电平转换，将输出TTL电平信号转换成低压差分电平信号(LVDS)输出，将SPI信号转换成适合电缆传输的信号输出，并提高信号在信道传输的抗干扰能力。
输出芯片控制，ASI的传输速率恒定为270MHZ，而输出的码流速率是不同的，所以需要用FIFO实现速率匹配，需要对输出的数据、FIFO和CY7B923芯片之间的通信进行逻辑控制。
ASI输出模块，完成将ASI信号转换成适合电缆传输的信号。包括CY7B923芯片、耦合整形电路。其中CY7B923芯片主要实现码字的8/10bit转换、插入同步字K28.5和并/串转换，完成输出速率恒定为270MHZ的ASI信号的驱动及耦合输出。
27MHZ时钟源，参考时钟的生成和整形，生成27MHZ的系统时钟，为CY7B933芯片，FPGA和PCI接口芯片提供稳定的参考时钟。
FPGA初始化及配置，上电时将FPGA所需要的相关设置信息下载到FPGA的配置空间中，使FPGA能够实现所要求的功能。
码率调整模块，实现单节目源的多码率播放，即通过改变原始码流的码率，将码流以精度为1HZ的任意码率输出。所述码流调整是将输入的TS码流经缓存后进行同步头检测，将TS流“打包”成每188Byte一个包的连续流，以包为单位进行PCR检测，提取TS流中的PCR值，并将该PCR值与计数器产生的数作减法运算得新的PCR值再插入TS流中。将NCO电路产生的输入时钟插入已修改PCR信息的TS流中空包，产生新的TS流。然后再次提取新的TS流中PCR值，将该PCR值与计数器的产生的数作加法运算，进行第二次PCR信息修改，最后将得到的PCR信息再置入TS流中，完成码流的码率调整。
如图3所示，所述码率调整模块的内部配置包括内部FIFO(A)，同步头检测，PCR检测，减法器，PCR插入，内部FIFO(B)，空包产生器以及空包插入，内部FIFO(C)，加法器和计数器。各配置的用途及信号传输关系如下[1]内部FIFO(1)使用FPGA内部提供的FIFO对输入的TS流进行缓存，用一27MHZ的高钟作为FIFO的读出时钟，读出TS流，为后序处理提高速度；[2]同步头检测TS流是由一个个TS包组成，每个TS包由188Byte的数据组成，该模块将输入的TS流中隐含的同步信号提取出来，相当于将TS流处理成一串连续的TS包。经同步头检测后的TS的输出分成两路，一路用于PCR检测，另一路输入至PCR插入模块完成PCR信息的修改[3]PCR检测提取TS流中的PCR值。TS流的格式是符合MPEG-2标准的，其中每个TS包包头的信息都是固定的，PCR检测通过检测TS包包头信息获知该包中是否含有PCR信息，若TS包中含有PCR信息，则提取出其PCR值，并将其输出至加减运算器；[4]减法器将TS流中提取出来的PCR值与参考钟为27MHZ的计数器产生的计数作减法运算并把结果作为新的PCR值输出； PCR插入以包为单位检测输入的TS流信号，去除TS流PCR域中的PCR值，再将输入的新的PCR值插入到TS流中的PCR域中，得到完成PCR信息修改的TS流并输出；[6]内部FIFO(2)使用FPGA内部提供的FIFO，对输入的TS流进行缓存，同时用NCO电路产生的输入时钟作为FIFO的读出时钟，将TS流读出并与FIFO的空满信号一起送入空包产生器；[7]空包产生器输出符合TS包格式的带有空信息的数据流，即输出空包。
空包插入根据输入的内部FIFO(2)的空满信号，当内部FIFO(2)的半满信号有效时以包为单位将输入的TS流输出，否则输出空包，完成空包的插入。
内部FIFO(3)使用FPGA内部提供的FIFO对输入的新的TS流进行缓存。输出的信号分成两路一路进入PCR扩展用于提取PCR信息；另一路传输至PCR置入模块，完成PCR信息的修改。
加法器将TS流中提取出来的PCR值与参考时钟为27MHZ的计数器产生的数作加法运算并把结果作为新的PCR值送出。
计数器用参考时钟27MHZ作为计数器的计数时钟，以此产生的计数输入加法器和减法器中，用于调整PCR值。
参见图4，本发明码流接收卡的构成包括ASI输入模块，SPI输入模块，可编程逻辑器件FPGA，外部大容量存储器FIFO，PCI接口芯片，27MHZ时钟源，FPGA初始化及配置。FPGA的内部配置包括输入接口选择，输入信号处理，PCI状态及逻辑控制，中断控制，数据缓存模块。所述的外部大容量存储器FIFO、PCI接口芯片、27M时钟源和FPGA初始化及配置等模块的用途与码流播放卡的对应模块相同。其它各组成模块的用途和数据传输关系如下ASI输入模块主要完成输入信号的耦合放大及整形，接口耦合电路完成输入信号的时钟和数据的恢复，CY7B933芯片主要实现码字的10/8bit转换、去除同步字K28.5和串并转换，输出8路并行的数据信号。ASI的传输速率恒定为270MHZ，而码流的速率是不同的，故需要一个FIFO完成输入信号的速率匹配，利用FPGA的内部RAM实现。
SPI输入模块完成输入信号的电平转换，将SPI输入的低压差分电平信号(LVDS)转换成TTL电平信号，输出符合SPI信号结构的11路信号。
输入接口选择实现根据计算机设定的一个选择控制输入信号，完成接收ASI输入信号或是SPI输入信号。
输入信号处理完成对选中的接口输入信号进行分析，将其写入外部大容量存储器，同时根据计算机设定的一个使能控制信号输入实现控制何时开始或停止接收数据。
数据缓存对数据进行缓存，保证数据在外部存储器和计算机内部存储器之间稳定的DMA传送。
中断控制以外部存储器的半满状态作为中断信号，实现外部硬件与计算机软件之间的通信。同时计算机软件将该信号作为计算机何时发起数据传输的标志。
PCI状态及逻辑控制实现周边器件互连PCI的功能以及完成PCI的DMA控制，保证稳定、准确接收高速码流。主要完成包括PCI总线接口之间的控制，地址和数据的控制，地址译码，数据的DMA传输过程及状态的控制。其中地址译码产生输入接口选择信号送入输入接口选择模块，产生使能信号送至输入信号处理模块。
本发明的工作过程如下本发明通过合理地设计可编程逻辑器件FPGA的配置以及利用周边器件互边PCI接口芯片的强大功能，实现将存储在计算机内的数据按预定的格式连续地从外部接口发送出去，或接收从外部接口来的连续码流并存储在计算机内。
其码流播放的工作过程是首先由计算机完成硬件的初始化；然后在PCI接口芯片的控制下，计算机内部存储区中的码流数据以DMA方式向外部大容量存储器FIFO传送，其中数据的DMA传输采用的是块传输方式，每次传输的块大小是外部FIFO容量大小的一半，同时以外部FIFO的半满标志作为中断信号源反馈回计算机，计算机通过收到的中断信号控制数据的DMA传输，实现方式是每收到一次中断，以DMA方式传送一次数据，由于外部接口输出数据的速率小于27MBps，而计算机往外部FIFO写数据的速率为27MBps，外部FIFO中始终有数据，可以保证外部接口能够连续地输出数据，此间FPGA控制PCI状态，协调PCI接口芯片和外部FIFO之间的工作；然后由AD9851频率合成电路生成与码流码率一样大小的时钟，通过时钟控制模块控制该时钟连续从外部FIFO中读出码流数据，并送入FPGA中的码率调整模块，码率调整模块实现码流以步进精度为1HZ的任意码率大小向输出接口模块输出；输出接口选择模块实现码流是以ASI格式或是以SPI格式输出。
其码流接收的工作过程是首先由计算机完成硬件的初始化；继而由计算机控制PCI接口芯片向FPGA发出读写指令，FPGA内部通过指令译码通知输入信号处理模块开始向外部FIFO写数据，并将外部FIFO的半满标志作为中断信号源，经PCI接口芯片送入计算机，用以实现外部FIFO和计算机之间的通信。在PCI接口芯片的控制下，外部FIFO中的数据以DMA的方式写入计算机内部存储器，其中数据的DMA传输采用的是块传输方式，每次传输的块大小是外部FIFO容量大小的一半，计算机通过收到的中断信号控制数据的DMA传输，实现方式是每收到一次中断，以DMA方式传送一次数据，由于外部接口输入数据的速率小于27MBps，而计算机往外部FIFO读数据的速率为27MBps，外部FIFO中始终不会溢出，可以保证外部接口连续输入数据被完整的接收，此间FPGA控制PCI状态，协调PCI接口芯片和外部FIFO之间的工作。
图5是本发明用于码流传输测试示意图。当用本发明对通信网络中传输的TS流进行测试时，可将该装置接入欲进行测试的节点，通过ASI接口或SPI接口将TS流采集到计算机中，然后利用相应的软件实现对采集的码流信息进行分析，从而获得需要或欲检测的码流信息；当需要往测试的节点加测试源时，则可将存于PC机中的码流播放出去，本装置分别支持ASI信号格式和SPI信号格式输出，而且可以根据需要任意改变输出码流的码率，可改变的码率的精度达1Hz/s。
权利要求
1.一种基于PCI的高速码流播放和接收装置，包括计算机、码流播放卡和码流接收卡，计算机分别通过周边器件互连PCI接口芯片控制码流播放卡、码流接收卡，实现码流的播放与接收；所述码流播放卡主要由可编程逻辑器件FPGA、周边器件互连PCI接口芯片、外部大容量存储器FIFO及外围器件27MHZ时钟源、FPGA初始化及配置、AD9851频率合成器、ASI输出和SPI输出模块组成；所述码流接收卡主要由可编程逻辑器件FPGA、周边器件互连PCI接口芯片、外部大容量存储器FIFO及外围器件27MHZ时钟源、FPGA初始化及配置、ASI输入和SPI输入模块组成；上述各组成模块的用途及信号传输关系如下可编程逻辑器件FPGA，与PCI接口芯片、外部存储器FIFO相互连接，用于控制PCI状态，协调PCI接口芯片和外部FIFO之间的工作；PCI接口芯片，用于简化PCI总线协议，将复杂的PCI总线操作转化成简单的本地总线，配合可编程逻辑器件FPGA实现码流数据的发送和接收；27MHZ时钟源，用于参考时钟的生成和整形，生成27MHZ的系统时钟，为CY7B933/CY7B923芯片，FPGA和PCI接口芯片提供稳定的参考时钟；FPGA初始化及配置，上电时将可编程逻辑器件FPGA所需要的相关设置信息下载到FPGA的配置空间，使FPGA能够实现所要求的功能；外部大容量存储器FIFO，用于缓存数据，以弥补在高码率码流播放/接收时，计算机的DMA处理以及计算机内部数据读取的延迟，同时通过改变读写速率，提高PCI接口芯片本地端对数据的处理速度；AD9851频率合成器，用于合成出与码流码率同样大小的时钟，并将此时钟信号送入时钟控制模块；SPI输出模块，完成输出信号的电平转换，实现将SPI信号转换成适合电缆传输的信号输出；ASI输出模块，包括CY7B923芯片、耦合整形电路，将ASI信号转换成适合电缆传输的信号，CY7B923芯片主要实现码字的8/10bit转换、插入同步字K28.5和并/串转换，完成输出速率恒定为270MHZ的ASI信号的驱动及耦合输出；SPI输入模块，完成输入信号的电平转换，向输入接口选择模块输出符合SPI信号结构的11路信号；ASI输入模块，完成输入信号的耦合放大及整形，耦合整形电路完成输入信号的时钟和数据的恢复，CY7B933芯片实现码字的10/8bit转换、去除同步字K28.5和串并转换，向输入接口选择模块输出8路并行的数据信号。
2.根据权利要求1所述的高速码流播放和接收装置，其特征在于所述码流播放卡的可编程逻辑器件FPGA的配置包括PCI状态及逻辑控制、NCO数控振荡器电路、数据缓存、时钟控制、中断控制、输出时钟合成及控制、码率调整，输出接口选择，接口芯片控制模块，各配置模块的用途和信号传输关系如下PCI状态及逻辑控制，实现周边器件互连PCI的功能以及完成PCI的DMA控制，将地址译码产生的输出接口选择信号送至输出接口选择模块；产生的时钟控制信号输出至时钟控制模块；产生的连续脉冲送至NCO数控振荡电路作为配置字的写入时钟；数据缓存，使用可编程逻辑器件FPGA内部提供的FIFO，缓存计算机输入的配置字和在计算机与外部大容量存储器FIFO之间传输的数据，在设备启动时将不同的配置字传输至NCO电路和输出时钟合成及控制模块；NCO数控振荡器电路，根据计算机送来的配置字信息产生一个符合新码率大小的时钟信号，并将该时钟信号送入码率调整模块；码率调整模块，接收外部大容量存储器FIFO送来的码流，实现单节目源的多码率播放；时钟控制，根据输入的时钟控制信号控制AD9851合成的时钟，将此时钟信号输出到外部大容量存储器，作为从外部大容量存储器读出数据的时钟；输出时钟合成及控制模块，实现控制配置字写入AD9851频率合成器，并控制AD9851芯片向时钟控制模块输出相对应的时钟；中断控制模块，以外部存储器FIFO的半满状态作为中断信号，实现外部硬件与计算机软件之间的通信，同时计算机软件将该信号作为计算机何时发起数据传输的标志；输出接口选择模块，根据计算机设定的选择输入控制信号，完成从ASI接口或是SPI接口发送信号；接口芯片控制模块，对输出的数据、FIFO和CY7B923芯片之间的通信进行逻辑控制。
3.根据权利要求1所述的高速码流播放和接收装置，其特征在于所述码流接收卡的可编程逻辑器件FPGA的配置包括输入接口选择，输入信号处理，PCI状态及逻辑控制，中断控制，数据缓存模块，各配置模块的主要用途及信号传输关系如下输入接口选择模块，根据计算机设定的一个选择控制输入信号，完成接收ASI输入信号或是SPI输入信号；输入信号处理模块，对选中的接口输入信号进行分析，并将其写入外部大容量存储器FIFO，同时根据计算机设定的输入控制信号控制接收数据的始/止时间；数据缓存模块，对数据进行缓存，保证数据在外部存储器FIFO和计算机内部存储器之间稳定的DMA传送；中断控制模块，以外部存储器FIFO的半满状态为中断信号，实现外部硬件与计算机软件之间的通信，同时计算机软件将该信号作为计算机发起数据传输的时间标志；PCI状态及逻辑控制模块，实现周边器件互连PCI的功能以及完成PCI的DMA控制，将地址译码产生的输入接口选择信号送入输入接口选择模块；将产生的使能信号送至输入信号处理模块。
4.根据权利要求2所述的高速码流播放和接收装置，其特征在于所述码率调整模块主要包括内部FIFO(A)、(B)、(C)，同步头检测，PCR检测，PCR插入，减法器和加法器，计数器，空包产生器以及空包插入模块；其中[1]内部FIFO(A)，使用FPGA内部提供的FIFO对输入的TS流进行缓存，并用一27MHZ的高钟作为FIFO的读出时钟读出TS流，为后面的处理提高速度；[2]同步头检测，将输入的TS流中隐含的同步信号提取出来，把TS流处理成一串连续的TS包后分两路输出，一路用于PCR检测，另一路输入至PCR插入模块完成PCR信息的修改；[3]PCR检测，提取TS流中的PCR值，并将其输出至加减运算器；[4]减法器，将TS流中提取出来的PCR值与参考钟为27MHZ的计数器产生的计数作减法运算，并把结果作为新的PCR值送出；[5]PCR插入，以包为单位检测输入的TS流信号，去除TS流PCR域中的PCR值，再将输入的新的PCR值插入到TS流中的PCR域中，获得PCR信息已修改的TS流并输出；[6]内部FIFO(B)，使用FPGA内部提供的FIFO，对输入的TS流进行缓存，同时用NCO电路产生的输入时钟作为FIFO的读出时钟，将TS流读出并与FIFO的空满信号一起送入空包产生器；[7]空包产生器，输出符合TS包格式的带有空信息的数据流；[8]空包插入，当内部FIFO(B)的半满信号有效时，以包为单位将输入的TS流输出，否则输出空包；[9]内部FIFO(C)，使用FPGA内部提供的FIFO对输入的新TS流进行缓存，将输出的信号分成两路一路进入PCR扩展模块提取PCR信息；另一路传输至PCR置入模块，完成PCR信息的修改；[10]加法器，将提取的PCR值与参考时钟为27MHZ的计数器所产生的数值作加法运算，并把结果作为新的PCR值送出；[11]计数器，用参考时钟27MHZ作为计数时钟，以此产生的计数输入加法器和减法器中，用于调整PCR值。
全文摘要
一种基于PCI的高速码流播放和接收装置，用于数字电视高速码流的测试分析。包括计算机、码流播放卡和码流接收卡。所述码流播放卡和码流接收卡分别由可编程逻辑器件FPGA、PCI接口芯片、外部大容量存储器FIFO及外围器件组成。FPGA用于控制PCI状态，协调PCI接口芯片和外部FIFO之间工作。播放卡的FPGA主要配置有PCI状态及逻辑控制、NCO电路、数据缓存、中断控制、输出时钟合成及控制、码率调整、输出接口选择和接口芯片控制模块；接收卡的FPGA主要配置有输入接口选择、输入信号处理、PCI状态及逻辑控制、中断控制和数据缓存模块。本发明合理利用PCI接口芯片功能，经FPGA处理，实现了用计算机播放和接收高速码流。所传输的码流码率可高达120Mbps。
文档编号H04N17/00GK1678086SQ20051004180
公开日2005年10月5日 申请日期2005年3月16日 优先权日2005年3月16日
发明者李兵兵, 黄新平, 杨秀莲, 蔚述明, 王莎莎, 李乐乐 申请人:西安电子科技大学