增强残留边带维特比解码器的制作方法

专利名称：增强残留边带维特比解码器的制作方法
技术领域：
本发明涉及增强8残留边带(E8-VSB)接收机，其能接收多组增强数据，通过不同的编码率对每组数据进行编码，并且尤其是，涉及具有增强维特比(Viterbi)解码器的VSB接收机。
背景技术：
自从1998年后半年，美国采用高级电视系统委员会(ATSC)8残留边带(VSB)传输方法作为用于广播的1995标准。目前，韩国也通过采用该ATSC 8VSB传输方法作为广播标准提供广播节目。为了高清晰度成像的重要目的，已经建立了该ATSC8VSB传输方法。
然而，在该ATSC 8VSB传输方法中还已经要求可以使图像质量退化但稳定的接收进入的图像的系统，或者由于数据内容与视频信号相比能更稳定的接收数据的系统传输方法。另外，要在不影响用于接收现有ATSC 8VSB信号的系统的范围内规定另外的传输标准。并且，规定新近建立的标准的接收机能接收现有ATSC 8VSB信号和增强的8VSB(以下称为E8-VSB)信号。因此，该E8-VSB系统采用现有的8VSB系统并且新添加的业务类型，其能执行更加增强的信号接收。而且，由于新近添加的业务，使得该现有业务也能执行稳定的接收功能。

发明内容
因此，本发明涉及增强8残留边带(E8-VSB)维特比解码器，其充分消除由于现有技术的限制和缺点引起的一个或多个问题。
本发明的一个目的是提供一种增强8残留边带(E8-VSB)维特比解码器，其能够在E8-VSB接收系统中执行增强码元和主码元的维特比解码。
本发明的另一个目的是提供一种增强8残留边带(E8-VSB)维特比解码器，其在E8-VSB接收系统中能够执行仅增强码元的维特比解码。
本发明的其他优点、目的和特征将在下面进行部分描述，并且基于下面的验证或从本发明实践中了解的内容，对于本领域普通技术人员来说将变的更清楚。通过在书面说明书和权利要求以及附图中特别指出的结构，可以实现并获得本发明的目的和其他优点。
为了实现这些目的和其他优点，并根据本发明的目的，如在此具体实施和宽泛描述的，本发明提供一种残留边带(VSB)接收机以及在该VSB接收机中解码数字广播信号的方法。该VSB接收机包括调谐器，用于调谐RF广播信号，并且将RF广播信号转换为IF信号；和IF混频器，用于将IF信号转换为基带信号；和解调器，用于将该基带信号解调为VSB信号；和增强均衡器，用于补偿VSB信号的信道失真并输出均衡码元。该VSB接收机还包括增强维特比解码器，其用于估计在均衡码元的码元周期期间是否发生极性反转，并且基于该极性估计来维特比解码该均衡码元。
该VSB解码器包括第一累加/比较/选择(ACS)单元和第二ACS单元。假设在输入码元的码元周期期间没有发生极性反转，该第一ACS单元对输入码元执行ACS操作。另一方面，假设在该码元周期期间发生极性反转，该第二ACS单元执行ACS操作。该VSB维特比解码器进一步包括极性反转估计器，其估计输入码元的极性；第一路径历史单元，用于通过保存从该第一ACS单元接收的码元残迹来保持跟踪该输入码元的第一路径历史；和第二路径历史单元，通过保存从该第二ACS单元接收的码元残迹来跟踪该输入码元的第二路径历史。最后，该VSB维特比解码器包括判定选择单元，用于基于估计的极性从第一和第二路径历史单元输出的判定中选择一个。
该VSB维特比解码器进一步包括分支度量计算器，其用于计算对应于8等级的输入码元的分支度量，并且向该第一和第二ACS单元输出该分支度量。在一个范例中，该VSB维特比解码器可以进一步包括后解码器，用于后解码选择的判定的C2比特；和多路复用器，当该输入码元是增强码元时，其输出选择的判定的X2比特作为高位，并且输出虚拟比特(dummy bit)作为低位。如果输入码元是主码元，该多路复用器输出选择的判定的X1比特作为低位，并且输出后解码的C2比特作为高位。在替换的范例中，该VSB维特比解码器可以进一步包括码元重排序单元，用于通过12路码元同时去交织来重排序该选择的判定。
应当理解本发明上面一般性描述和下面的详细描述是示意性的和说明性的，并且意图对如权利要求的本发明提供进一步的解释。


所包含的附图提供了对本发明的进一步理解，并且结合构成该申请的一部分，附图示意了本发明的实施例，并与说明书一起用来解释本发明的原理。在附图中图1示意了显示根据本发明的E8-VSB发射系统的结构框图；图2示意了显示根据本发明的E8-VSB接收系统的结构框图；图3示意了增强信道解码器和图2所示的去复用器的详细框图；图4A示意了图1所示的E8-VSB卷积解码器的详细框图；图4B示意了图4A所示的增强码元处理器的详细框图；
图4C示意了当输入到图4B的增强码元处理器的码元是主码元时，数据流的详细框图；图4D示意了当输入到图4B的增强码元处理器的码元是增强码元时，数据流的详细框图；图5A示意了用于处理主码元的增强码元处理器和格子编码器；图5B示意了用于处理增强码元的增强码元处理器和格子编码器；图5C示意了在后解码器和预编码器的功能抵消时，处理增强码元的增强码元处理器和格子编码器；图6示意了增强码元和主码元的状态转变图；图7A示意了当重复的1/4码元相互一致时，1/4增强码元的状态转变图；图7B示意了当重复的1/4码元相互不同时，1/4增强码元的状态转变图；图8示意了在增强码元中极性反转的范例；图9示意了增强码元和主码元的路径度量计算处理过程的范例；图10示意了输入到该E8-VSB维特比解码器中的控制信号的范例(a)至(e)；图11示意了根据本发明第一实施例的增强/主综合维特比解码器；图12示意了由主码元中断的增强码元的状态转变图；图13示意了维特比解码器的输入列和输出列的范例(a)至(e)；图14示意了增强码元的重排序；和图15示意了根据本发明第二实施例的单独增加维特比解码器。
具体实施例方式
将详细参考其范例示意于附图中的本发明的优选实施例。无论怎样，在整个附图中将使用的相同的附图标记表示相同或类似的部分。
在此公开了E8-VSB标准接收机和发射机的普通结构。更具体地，图1示意了根据本发明的E8-VSB发射系统的框图，和图2示意了根据本发明的E8-VSB接收系统的框图。更具体地，该E8-VSB发射系统可以发射当前广泛使用的MPEG-4图像或其他各种附加数据(即，程序执行文件、股票信息等)。该E8-VSB发射系统也可以发射MPEG-2图像和杜比音频数据。
下文中，为了简化描述，现有的MPEG-2图像将称为“主数据”或“标准数据”。在此，与该主数据相比，可通过纠错编码附加处理该增强数据。而且，在增强数据中，1/2增强数据和1/4增强数据作为分别以1/2编码率和1/4编码率进行附加编码的数据。因此，与主数据相比，该增强数据在从信道产生的噪音以及由多路径引起的干扰上能执行极好的接收功能。尤其是，以1/4编码率编码的增强数据(即，1/4增强数据)比以1/2编码率编码的增强数据(即，1/2增强数据)更强。
现在将参考图1详细描述该E8-VSB发射系统的普通结构。参考图1，主数据和增强数据多路复用分组处理器111将1/2增强数据和1/4增强数据多路复用为分组单元，然后将多路复用的增强数据和主数据多路复用为分段单元，由此向第一编码器112输出该多路复用的数据。该第一编码器112包括随机化器112a、里德-所罗门(Reed-Solomon)编码器112b和字节交织器112c，其顺次连接该主数据和增强数据多路复用分组处理器111的输出端。具有上述结构的该第一编码器112顺序执行数据分组的数据随机化、里德-所罗门编码和数据交织过程，该数据分组从主数据和增强数据多路复用分组处理器111中输出。然后，该第一编码器112向卷积编码器113输出处理的数据分组。
该卷积编码器113将从该第一编码器112输出和交织的字节数据转换为码元。然后，该卷积编码器113只卷积编码增强的数据码元，然后该数据码元被转换回字节数据并输出给第一解码器114。该第一解码器114包括字节去交织器114a、里德-所罗门奇偶消除器114b和去随机化器114c，其顺次连接该卷积编码器113的输入端。具有上述结构的第一解码器114对从该卷积编码器113输出的数据分组执行数据去交织、里德-所罗门奇偶消除和去随机化处理过程。然后，该第一解码器114将该处理的数据分组输出给8VSB发射机100。
具有与现有技术ASTC 8VSB发射系统相同结构的该8VSB发射机100包括，ATSC随机化器101(可以省略)、ATSC里德-所罗门编码器102、ATSC字节交织器103、格子编码器104、多路复用器105、导频信号插入器106、VSB调制器107和RF转换器108。更具体地，在该8VSB发射机100中，随着具有消除的里德-所罗门奇偶性的数据组经过该里德-所罗门编码器102和该ATSC字节交织器103，通过里德-所罗门编码和数据交织处理过程来处理该数据。在里德-所罗门编码处理过程中添加了20字节奇偶码元，并且在该数据交织处理过程中转变(改变)该数据的顺序。将交织的数据输入到格子编码器104。在这点上，如果交织的数据是增强数据，该增强数据的无效比特应用于该格子编码器104的低位输入端，并且包含增强数据信息的信息比特应用于该格子编码器104的高位输入端。
该格子编码器预编码输入到高位的数据，并且该格子编码器104编码输入到低位的数据，并且向多路复用器105输出该格子编码数据。该多路复用器105多路复用该格子编码的码元、场同步信号、分段同步信号和映射信息，并且该导频信号插入器106将导频信号插入其中。此后，将该多路复用的信号和信息以及插入到其中的导频信号输出到VSB调制器107中。该VSB调制器107将具有插入的导频信号的信号调制为具有中频(IF)的8VSB信号，然后该信号被输出到RF转换器108中。该RF转换器108将VSB调制的信号转换为射频信号并且通过天线发送转换的信号。
现在，将参考图2详细描述该E8-VSB接收系统，该系统接收从上述E8-VSB发射系统发射和调制的E8-VSB信号。更具体地，当通过天线接收E8-VSB调制的RF信号时，调谐器201通过调谐处理只选择需要的信号。然后，该调谐器210将选择的信号转换为IF信号，将该IF信号输出给IF混频器202。该IF混频器202将从该调谐器201输出的IF信号下变频为基带信号，并将该下变频的信号输出给解调器203。随后，该解调器203将该基带信号解调为VSB信号，并将该解调的信号输出给均衡器204和映射信息恢复单元205。
该映射信息恢复单元205恢复发射的当前场的E8-VSB映射信息，并将该恢复的映射信息输出到均衡器204和E8-VSB信道解码器/去复用器206中。另外，基于该当前场的E8-VSB映射信息，该映射信息恢复单元205产生一组表示VSB信号每个码元的属性的信息。然后，将产生的信息组输出给均衡器204和E8-VSB信道解码/去复用器206。更具体地，该映射信息恢复单元205确定该码元是否是主码元(即，普通E8-VSB信号，也称作标准码元)或是增强码元。当该码元是增强码元时，该映射信息恢复单元205产生E8-VSB码元属性信息，该信息宣告该增强码元是否是1/2速率编码或1/4速率标码，并且然后将产生的属性信息输出到均衡器204和E8-VSB信道解码器/去复用器206中。
该均衡器204接收来自该E8-VSB信道解码器/去复用器206和该映射信息恢复单元205的输出，并且补偿在该VSB解调信号中包含的信道失真。然后，该均衡器204将补偿的信号输出到该E8-VSB信道解码器/去复用器206中。更具体地，该均衡器204可以使用该映射信息恢复单元205的输出以增强均衡，并且该E8-VSB信道解码器/去复用器206可以执行适合于当前的接收模式的信道解码处理过程。
图3示意了E8-VSB信道解码器/去复用器206的详细框图，其中包含用于接收增强数据不同于用于接收主数据的单独数据路径。换句话说，通过使用该E8-VSB映射信息和该E8-VSB码元属性信息，其表示当前接收的E8-VSB信号的多路复用信息，接收的信号被解码或者被分离到对应的模式。因此，E8-VSB接收系统能接收主VSB流(MPEG TPS#1)，和1/2增强流(MPEG TPS#2)和1/4增强流(MPEG TPS#3)，这些都是增强VSB流。在此，“模式”涉及主数据(即，现有ATSC 8VSB数据)、1/4增强数据和1/2增强数据中的任何一种。
参考图3，图2中所示的该E8-VSB信道解码器/去复用器206包括主数据解码器300和增强数据解码器310。其中，该主数据解码器300接收均衡的VSB码元并解码该主数据，并且增强数据解码器310分离和解码该增强数据，并且将该解码的增强数据分离为1/2增强数据(MPET TPS#2)和1/4增强数据(MPEG TPS#3)。该主数据解码器300包括维特比解码器/数据去交织器301、ATSC字节去交织器302、ATSC RS解码器303和ATSC数据去随机化器304。
更具体地，从该均衡器204均衡的主码元经过该主数据解码器300的维特比解码器/12路去交织器301、ATSC字节去交织器302、ATSC RS解码器303和ATSC数据去随机化器304，因此被解码为主流(MPEGTPS#1)，这类似于现有的8VSB信道解码器。换句话说，通过该E8-VSB数据属性产生器宣告该主码元为主码元。因此，可以通过现有信道解码模式来接收该主码元。然而，在该E8-VSB信号的情况下，由于多路复用该主数据和增强数据，在该信道解码器中需要进行两种类型的修改。该维特比解码器应当基于该VSB码元的属性执行适合于每个属性的解码。并且，应当包含用于增强VSB(EVSB)流的单独数据路径。
该增强数据解码器310是用于接收和解码EVSB流的数据路径，并且该增强数据解码器310包括ATSC RS奇偶消除器311、增强数据去随机化器312、无效比特消除器313、增强数据去交织器314、增强RS解码器315、增强分组去复用器316、主和增强(M/E)多路复用器(MUX)分组处理器317和两个164-到-188分组转换器(或第一和第二分组转换器)318和319。在上述图3的E8-VSB信道解码器/去复用器206中，将从该均衡器204均衡的该E8-VSB码元与从该映射信息恢复单元205产生的E8-VSB码元属性信息同步，并且输入到该维特比解码器/12路去交织301中。
输入到该维特比解码器/12路去交织器301的同步码元包括主码元和增强码元。因此，该维特比解码器根据该E8-VSB码元属性信息识别该主码元和该增强码元，并因此执行维特比解码处理过程。并且，同时，该维特比解码器也执行12路去交织处理过程，并且以字节单元值将相应的结果输出到ATSC字节去交织器302中。在维特比解码器的解码处理过程期间确定的值被反馈到该均衡器204中。该ATSC字节去交织器302对从该维特比解码器/12路去交织器301输出的字节单元数据进行去交织。
更具体地，作为图1所示的ATSC字节去交织器的逆处理过程，该ATSC字节去交织器302对该维特比解码器/12路去交织器301的输出进行去交织，并且以分组单元输出该去交织结果。将从该ATSC字节去交织器302输出的分组数据输入到该ATSC RS解码器303和该增强数据解码器310的ATSC RS奇偶消除器311中。该ATSC RS解码器303通过RS解码处理该ATSC字节去交织器302的输出，并且向该ATSC数据去随机化器304输出该RS解码输出。当从该ATSC数据去随机化器304对该ATSC RS解码数据进行去随机化时，该去随机化数据最终被输出作为主信号(即，MPEG TPS#1)。由于当从现有的MPEG TP流观察时，该增强流被确定为无效分组，因此其被该MPEG解码器忽视，只是无故障的接收该主VSB的MPEG TP流。
增强数据解码器310的ATSC RS奇偶消除器311从由该ATSC字节去交织器302输出的该分组数据中消除ATSC RS奇偶部分，并且向该ATSC数据去随机化器312输出该ATSC RS奇偶消除的数据分组。该ATSC数据去随机化器312对随后被输出到无效比特消除器313的该ATSC RS奇偶消除的数据分组进行去随机化。当该数据是主数据字节时，该无效比特消除器消除所有字节单元数据。当该数据是1/2增强数据字节时，该无效比特消除器313消除无效比特，由此以一个字节输出两个字节。并且，最后，当数据是1/4增强数据时，该无效比特消除器313消除无效比特，由此以一个字节输出四个字节。根据从该主和增强(M/E)多路复用器(MUX)分组处理器317输出的E8-VSB字节属性信息组，确定每个字节为主数据字节、1/2增强数据字节和1/4增强数据字节。
增强数据去交织器314对EVSB字节单元数据进行去交织，该字节单元数据由从无效比特消除器313输出的有效比特形成，并且向该增强RS解码器315输出该去交织数据。该增强RS解码器315解码该去交织数据，并且向该增强分组去复用器316输出该解码数据。随后，通过使用从该映射信息恢复单元205输出的场同步信号以及该E8-VSB映射信息，该增强分组去复用器316将该增强RS解码数据分离为164字节1/2增强数据分组和1/4增强数据分组。将该1/2增强数据分组输出到该第一分组转换器318，并且将该1/4增强数据分组输出到该第二分组转换器319。该第一分组转换器318将该1/2增强数据分组分离并输出为188字节分组单元而不修改该数据(即，MPEG TPS#2)，该增强数据分组最初输入为164字节分组。该第二分组转换器319将最初输入为164字节分组的1/4增强数据分组输出为188字节单元，而不修改该数据(即，MPEG TPS#3)。
在根据本发明的该E8-VSB接收系统的增强信道解码器和去复用器中，本发明涉及这样的维特比解码器的实施例，即，该解码器能够根据相应E8-VSB码元的属性执行解码过程。在此，代替通过两个处理步骤对该E8-VSB发射系统的卷积编码器113和格子编码器104的解码，根据本发明的E8-VSB接收系统在来自该维特比解码器的单个步骤中执行解码过程。
图11示意了显示根据本发明第一实施例的维特比解码器的结构框图，这是增强/主综合维特比解码器的范例。参考图11，根据本发明第一实施例的该维特比解码器包括，分支度量计算器611、正解码器的累计/比较/选择(ACS)单元612、负解码器的累计/比较/选择(ACS)单元613、极性反转估计器614、正解码器的路径历史单元615、负解码器的路径历史单元616、判定选择单元617、后解码器618和输出多路复用器(MUX)619。
图15示意了显示根据本发明第二实施例的维特比解码器的结构框图，这是单独增加维特比解码器。参考图15，根据本发明第二实施例的维特比解码器包括分支度量计算器811、正解码器的累计/比较/选择(ACS)单元812、负解码器的累计/比较/选择(ACS)单元813、极性反转估计器814、正解码器的路径历史单元815、负解码器的路径历史单元816、判定选择单元817和增强码元记录重排序单元818。在描述根据本发明第一实施例的维特比解码器与根据本发明第二实施例的维特比解码器之间的差别之前，将详细描述如图1所示的该E8-VSB发射系统的该卷积编码器113和该格子解码器，以及在这两个元件部分之间的相关性。
图4A示意了卷积编码器113的详细框图，其包括12路码元交织器401、增强码元处理器402和12路码元去交织器403。参考图4A，该12路码元交织器401将以字节单元输入的数据转换为码元单元(即，由2比特半字节X2和X1构成的单元)。然后，该12路码元交织器401将输出到增强码元处理器402的转换数据进行交织。当输入的数据是主码元时，输入的数据旁路该增强码元处理器402，并且进入到12路码元去交织器403。此时，当该输入的数据是增强码元时，只在数据(X2)上执行码元处理，该数据(X2)输入为高位，并且将该码元处理数据输出到12路码元去交织器403中，而丢弃输入为低位的数据(X1)。随后，该12路码元去交织器403对从该增强码元处理器402输出的数据进行去交织，以字节单元输出该去交织的数据码元，并且输出到第一解码器114中。
图4B示意了增强码元处理器402的详细框图。其中，加法器411将输入为高位的数据(X2)与从寄存器414反馈的数据相加。然后，该加法器411向多路复用器412输出相加数据。当输入的码元是主码元时，该多路复用器412选择该加法器411的输出。并且，当输入的码元是增强码元时，该加法器411选择输入为高位的数据(X2)。然后，该多路复用器412将选择的数据输出到该寄存器413和414以及加法器415。该寄存器413将多路复用器412的输出延迟一个码元，并且输出该延迟输出到加法器415中。该加法器415将该多路复用器412的输出与该寄存器413的输出相加，并且然后输出相加的输出作为高位(X2’)。此处，寄存器413是一种延迟器，并且该功能也同样应用于其他寄存器。寄存器414将多路复用器412的输出延迟一个码元，并且将该延迟输出反馈给该加法器411。
随后，当输入的码元是主码元时，多路复用器416选择该寄存器417的输出。并且，当输入的码元是增强码元时，该多路复用器416选择寄存器420的输出。然后，该多路复用器416向寄存器417输出选择的输出。该寄存器417将多路复用器416的输出延迟一个码元单元，并且然后输出该延迟输出到加法器418中，并同时将延迟输出反馈给该多路复用器416。该加法器418将输入为高位的数据(X2)与该寄存器417的输出相加，然后将相加的数据输出到该多路复用器419。
当输入的码元是主码元时，该多路复用器419选择寄存器420的输出。并且，当输入的码元是增强码元时，该多路复用器选择该加法器418的输出。此后，该多路复用器419向该寄存器420输出选择的输出。该寄存器420将多路复用器419的输出延迟一个码元单元，并且将输出该延迟输出到另一个多路复用器421中，并同时将延迟输出反馈给该多路复用器417和419。当输入的码元是主码元时，该多路复用器421选择输入为低位的数据(X1)，并且输出该选择的数据作为低位(X1′)。当该输入的码元是增强码元时，该多路复用器421选择该寄存器420的输出，并且输出该选择的输出为低位(X1′)。
在该E8-VSB卷积编码器113中总共包含12个具有上述结构的增强码元处理器402。该增强码元处理器402的码元处理可根据输入的码元是否是主码元或增强码元而变化。更具体地，参考图4B，输入到该多路复用器412、416、419和421的选择信号(即，M/E标记)表示当前输入的码元(即，由2比特半字节X1和X2构成的码元)是否是主码元或增强码元，其能以1/2编码速率或1/4编码速率进行编码。
图4C示意了当输入的码元是主码元时，从该增强码元处理器指示的数据路径。更具体地，当输入的码元是主码元时，通过该多路复用器421将输入为低位的数据(X1)旁路为X1′，并且通过加法器411、多路复用器412、寄存器413和414以及加法器415将输入为高位的数据(X2)旁路为X2′。该加法器411和寄存器414具有预编码器的结构，并且该加法器415和寄存器413具有后解码器的结构。此处，由于预编码器和后解码器的功能相互抵消，输入为高位的数据(X2)可直接被旁路为X2′。
图4D示意了当输入的码元是增强码元时，从该增强码元处理器指示的数据路径。更具体地，当输入的码元是增强码元时，通过该后解码器将输入为高位的数据(X2)进行后解码，该后解码器由寄存器413和加法器415构成，并且然后输出为X2′。而且，通过该卷积编码器对输入为高位的数据(X2)进行卷积编码，该卷积编码器由该寄存器417、加法器418和寄存器420构成。并且，在编码过程中产生的奇偶校验位输出为X1′，并且丢弃输入为低位的数据(X1)。
图5示意了在该增强码元处理器与该格子编码器之间的级联的范例。在该E8-VSB发射系统中，在该增强码元处理器与该格子编码器之间实际存在多个模块。然而，在该增强信道解码器/去复用器206中的维特比解码器301以通过假设该增强码元处理器与该格子编码器直接级联的方式解码该均衡码元。参考图5，该格子编码器104包括连接高位的预编码器510，和连接低位的卷积编码器520。这里，该格子编码器104编码两个输入比特X2和X1，其被输出为三个输出比特C2、C1和C0。更具体地，通过预编码器510对输入为高位的数据(X2)进行预编码，由此产生输出比特(C2)。而且，输入为低位的数据(X1)被直接旁路并且输出为输出比特(C1)。同时，通过卷积编码器520对输入为低位的数据(X1)进行编码。在该处理过程中产生的奇偶校验位变成输出比特(C0)。换句话说，根据在该寄存器中存储的值(M0)确定该输出比特(C0)。
图5A示意了当输入码元是主码元时，增强码元处理器与格子编码器级联。如图7C所示，当输入的码元是主码元时，两个输入比特X2和X1被直接旁路为X2′和X1′，并且输入到该格子编码器104中。更具体地，将输入到增强码元处理器402中的高位(X2)直接输入到该格子编码器104的预编码器510中。另外，将输入到该增强码元处理器402的低位(X1)直接输入到该格子编码器104的卷积编码器520中。
图5B示意了当输入码元是增强码元时，增强码元处理器与格子编码器级联。如图4D所示，丢弃输入为低位的数据(X1)，并且输入为高位的数据(X2)通过该后解码器并且作为X2′输出到该格子编码器104中。另外，通过该卷积编码器对输入为高位的数据(X2)进行卷积编码，并且将在该处理过程中产生的奇偶校验位作为X1′输出到该格子编码器104中。换句话说，将从该增强码元处理器402进行后解码并输出的高位(X2′)输入到该格子编码器104的预编码器510中。另一方面，将从该增强码元处理器402进行卷积编码并输出的低位(X1′)输入到该格子编码器104的卷积编码器520中。由于应用于该增强码元的X2的该增强码元处理器402的后解码器与该格子编码器104的预编码器的功能可以抵消，X2直接旁路为C2，附图5所示。因此，根据本发明的该E8-VSB接收系统的维特比解码器，通过使用通常在图5A和图5C所示的范例中使用的维特比解码算法可以分别执行主码元和增强码元的解码处理过程。
图6示意了增强码元和主码元的状态转变图。更具体地，当该码元是增强码元时，在此规定用于该寄存器M3、M2、M1和M0(如图5C所示)的状态，并且总共存在16个不同的状态。当该码元是主码元时，M2和M3保持从在前增强码元变化的值，因而该状态转变模式可以重复4次，如图6所示。换句话说，当该码元是主码元时，如图5A所示，该输入数据X2和X1直接从该增强码元处理器402旁路到该格子编码器104中。
参考图6，当该码元是增强码元时，输入比特X2改变状态。并且，相反地，当该码元是主码元时，输入比特X1改变状态。更具体地，当该码元是增强码元时，这是因为丢弃输入比特X1，并且输入比特X2经过4个寄存器M3、M2、M1和M0，如图5C所示。换句话说，当该码元是主码元时，该输入比特X1经过该寄存器M1和M0，如图5A所示。在这点，将该增强码元识别为1/2增强码元和1/4增强码元中的一个。
然而，当该码元是增强码元时，该增强码元处理器(图4B所示)同等的处理该输入码元，不用确定该输入码元是否是1/2增强码元，还是1/4增强码元。与1/2增强码元不同，当该码元是1/4增强码元时，在E8-VSB发射系统所包含的字节扩展器中，将该输入比特重复2次。然而，可以通过数据随机化器随机地改变该重复的1/4增强码元，由此引起重复的码元一致或相互不同。并且，由于该E8-VSB接收系统知道该数据随机化器的操作，该E8-VSB接收系统能识别该重复的码元是否是一致的或相互不同。
图7A示意了当重复的1/4码元相互一致时，1/4增强码元的状态转变图。并且，图7B示意了当重复的1/4码元相互不同时，1/4增强码元的状态转变图。在1/4增强码元的情况下，应当在2个码元单元中执行维特比解码过程，以便从该维特比解码器中获得额外的编码增益。参考图7A，当重复的1/4编码码元在经过数据随机化器之后相互一致时，执行维特比解码处理过程，而只考虑在2个码元期间具有相同数据值的路径。例如，当该状态是“0000”时，只考虑具有一致等于“1”和“0”的数据X2值的路径，并且从该解码处理过程中排除具有两个不同的X2值的路径，由此增强解码可靠性。
相反，参考图7B，当在经过该数据随机化器之后，通过该无效比特扩展器重复的1/2增强码元相互不同时，执行该维特比解码过程，而只考虑在2个码元期间具有不同数据值的路径。例如，当状态是“0000”，只考虑具有相互不同的数据X2值的路径(即，“0”“1”和/或“1”“0”)，并且从该解码处理过程中排除剩余路径。
在包括该增强模式的该E8-VSB发射系统中，为了保持与现有的ATSC 8VSB接收机的兼容性，E8-VSB卷积编码器113的输出不是直接输入给格子编码器104，而是通过一些列处理步骤输入到该格子编码器104。这些处理步骤包括经过ATSC数据字节去交织器114a、RS奇偶字节消除器14b、ATSC RS编码器102和ATSC数据字节交织器103中的每一个。
而且，在该增强码元处理器402中，将该主码元旁路，并且只有增强码元通过额外的编码处理。然而，在该额外的编码处理过程之前，从ATSC RS编码器112b计算的奇偶字节不适合该修改的(或改变的)数据分组。并且因此，当执行该RS解码过程时，现有的ATSC 8VSB接收机确定在该增强数据分组中发生了错误。因此，为了保持与该现有的ATSC 8VSB接收机的兼容性，该E8-VSB卷积编码器113的输出由ATSC RS编码器102进行编码，以便重新计算该奇偶字节。上述一系列处理步骤用于重新计算该奇偶字节。然而，当转换为码元的重新计算的奇偶字节输入到该格子编码器104中以便通过该预编码器进行编码时，代替旁路该增强码元，可以反转该码元的极性。
图8示意了在该增强码元中极性反转的范例。参考图8，术语“兼容性处理”是指上述一系列用于保持兼容性的处理步骤。如图8所示，当添加到该增强数据分组的ATSC RS奇偶字节转换为码元时，P表示2比特中的MSB，E表示增强码元的MSB，并且M表示主码元的MSB。而且，P′表示在经过该兼容性处理之后重新计算的ATSC RS奇偶码元的MSB。换句话说，P被重新计算作为来自兼容性处理的P′。
参考图8，为了简化描述，如图4B所示的增强码元处理器402的加法器411、多路复用器412、寄存器413和414以及加法器415共同称作预编码器旁路。在这一点，假设数据通过P、M和E的顺序输入到该增强码元处理器402的预编码器旁路中。另外，如图8所示，寄存器R2、R1和R0的初始值全都等于“0”，并且在该增强码元处理器402中P码元被假设并处理作为主码元。在该情况下，该增强码元处理器402的预编码器旁路的输出(X2′)以P、M和P+M+E的顺序产生。这些输出经过该兼容性处理并且输入到该格子编码器104的预编码器510中。因此，该格子编码器104的预编码器510的输出(C2)以P′、P′+M和P′+P+E的顺序产生。
总之，代替被直接旁路为自身，该增强码元输出为P′+P+E。在这点上，当P′和P彼此相等(即，P′＝P)时，P′+P+E＝E，由此将E旁路为自身。然而，当P′和P彼此不同(即，P′≠P)时，反转该值E并输出。在格子编码器104的三比特输出中，当作为MSB的C2被反转时，将8级VSB信号的映射设置如下-7＜＝＞+1、-5＜＝＞+3、-3＜＝＞+5、-1＜＝＞+7。
更具体地，VSB调制器107将从该格子编码器104输出的3输出比特(C2、C1和C0)映射为相应的8级调制值，并且然后该VSB调制器107输出该映射值。例如，当C2C1C0的值是“000”时，映射值是“-7”，当C2C1C0的值是“011”时，该映射值是“-1”，并且当C2C1C0的值是“100”时，映射值是“+1”。因此，当由于C2值的反转，通常假设为“000”的C2C1C0的值变为“100”时，该映射值变为“+1”代替“-7”。因此，当该码元是增强码元时，该E8-VSB接收系统的维特比解码器应当设想从发射机的格子编码器输出的该输出C2比特的极性是否已经反转。在本发明中，这样的处理过程将称为增强码元的极性反转。
“维特比算法”是根据格子编码器的时间来计算状态转变路径的概率并选择具有最高概率的路径。“分支度量”是相对于当前时间的状态转变用于每个分支的概率的计算值，并且“路径度量”涉及分支度量的累计，其根据相应的时间获得。通过计算在每个分支的输出级和该维特比解码器的输入信号之间的欧几里德距离能获得该分支度量。在这点，由于在E8-VSB接收系统中接收的每个增强码元和主码元是8级信号，该分支度量计算器通过使用下面的等式1计算用于8标准等级每个的输入信号的欧几里德距离，以便获得8个不同的度量值BM(b)等式1BM(b)＝(rn-Lb)2，其中Lb＝(2b-7)并且0b7，其中rn表示在时间n输入到维特比解码器的信号，并且Lb对应于参考8级VSB信号。
该路径度量是状态转变处理过程尤其是路径的概率值，并且其是该分支度量的累计值。该维特比解码器的累计/比较/选择(ACS)单元计算用于每个路径度量的值，并且比较计算的值，由此选择具有最低路径度量值的路径(即，具有最高概率的度量值)。更具体地，该ACS单元将对应于用于每个状态的2个分支的分支度量与连接到相应分支的前一个状态的路径度量相加，然后选择并存储两个计算的值的较小值。图9示出了增强码元和主码元的路径度量计算处理过程的示例。参考图9，通过使用用于每个增强码元和主码元的状态0000来描述计算该路径度量的处理过程。
当输入码元是增强码元时，如图9的部分(a)所示，可合并为“t”的状态0000的前一个状态(即，“t-1”的状态)是状态0000和状态1000。在“t-1”的状态0000期间，当将“0”输入为增强码元处理器402的输入X2时，如果不存在极性反转，从该格子编码器104输出的参考8级值变为“-7”，如果发生极性反转，变为“+1”，因此对于“t-1”的状态0000转变为“t”的状态0000，产生路径。同时，在“t-1”的状态1000期间，当将“1”输入为输入X2时，如果不存在奇偶性反转，标准8级值变为“+1”，如果发生奇偶性反转，变为“-7”，因此产生用于“t-1”的状态1000转变为“t”的状态0000的路径。
更具体地，如果没有发生极性反转，从“t-1”的状态0000到“t”的状态0000的转变路径的分支度量值等于(输入信号-(-7))2。相反，如果发生极性反转，从“t-1”的状态0000到“t”的状态0000的转变路径的分支度量值等于(输入信号-(+1))2。此后，在“t”的状态0000，将重新计算的分支度量值加到在前计算的路径度量值。同时，在能合并为“t”的状态0000的其他路径(即，从“t-1”的状态1000到“t”的状态0000的转变路径)中，将分支度量值加到在前计算的路径度量值。进一步，比较合并为“t”的状态0000的两个状态加的结果，并且选择具有最低加的值的路径作为幸存(或剩余)路径。
现在将详细描述用于计算“t”的状态0000的路径度量值的方法。第一，对于合并为“t”的状态0000的两个分支的每个分支，将该分支度量值加到该“t-1”的路径度量值中，由此获得当前的路径度量值。第二，比较两个当前路径度量值，以便选择具有最低路径度量值的路径作为幸存(或剩余)路径。此后，通过选择的路径之路径度量值来重建(更新)该路径度量值以用于下面的ACS计算。最后，向该路径历史单元输出选择的路径的幸存者和一组路径选择信息。此处，幸存者变成增强码元处理器的输入X2比特。而且，对于增强/主综合维特比解码器，C2比特另外包含在其中，这将参考图11在后面的过程中详细描述，并输出给路径历史单元。
当输入码元是主码元时，如图9的部分(b)所示，能变为“t”的状态0000的前一个状态(即，“t-1”的状态)包括状态0000和状态0010。在“t-1”的状态0000，当“0”输入为该增强码元处理器402的输入X1时，取决于该格子编码器104的输入X2，从该格子编码器104输出的等级值变为“-7”或“+1”，因此形成“t”的状态0000路径。同时，在“t-1”的状态0010中，当“1”输入为输入X1时，取决于输入X2，等级值变为“-3”或“+5”，因此形成“t”的状态0000路径。
因此，现在将详细描述用于计算“t”的状态0000的路径度量值。第一，在状态0000的每个路径(即，分支)中，基于输入X2可以获得两个输出等级值。因此，比较两个分支度量值，并且选择两个值中较低的一个。然后，输出对应于选择的等级值的C2比特。第二，对于合并为“t”的状态0000的两个分支的每个分支，将从上述第一步骤中选择的分支度量值加到“t-1”的累计的路径度量值中，由此获得当前路径度量值。
第三，比较在第二步骤中计算的两个当前路径度量值，并且选择两个值中较低的一个作为幸存(或剩余)路径。此后，通过选择的路径之路径度量值来重建(更新)该路径度量值以用于下面的ACS操作。并且，最后，选择的路径的幸存者和一组路径选择信息输出到该路径历史单元。该幸存者包括选择的路径的X1和第一步骤的C2比特。此处，C2比特是格子编码器104的输出中的一个MSB，在经过后解码处理之后被解码为X2比特。更具体地，在主码元的情况下，用于每个状态的幸存者是C2和X1。图9的部分(b)显示了计算状态0000的累计的路径度量和重建(或更新)该计算的度量路径的范例。根据每个输入码元的状态转变图，也可计算和重建(更新)其他状态的累计的路径度量。
由于每个增强码元和主码元的状态被不同的转变，该ACS单元需要能识别该增强码元和主码元的E/M标记。另外，也需要能识别该增强码元是否是1/2增强码元或者是1/4增强码元的H/Q标记。当该输入码元是1/4增强码元时，该ACS单元需要PNEQ标记，该标记表示在经过该ATSC数据随机化器之后，通过该无效比特扩展器重复的重复比特彼此是否一致或不同。同时，为了估计上述增强码元的极性反转，该ACS单元也需要FLIP信号，其表示在哪个点将该ATSC RS奇偶码元被添加到该增强数据段中。
上述4个控制信号，更具体地，该E/M标记、H/Q标记、PNEQ标记和该FLIP信号是从包含在该E8-VSB接收系统中的该映射信息恢复单元输出的E8-VSB码元属性信息。总之，由该ACS单元需要的输入包括E/M标记、H/Q标记、PNEQ标记、FLIP信号和用于8参考等级的分支度量值。另外，也需要指示用于场同步信号和片段同步信号的部分的控制信号，该信号与现有的ATSC 8T-VSB接收机的维特比解码器的控制信号相同。下面，将省略对指示该场同步信号和该片段同步信号的控制信号的描述。该E8-VSB发射系统包括12个增强码元处理器和12个格子编码器。并且，因此，该E8-VSB接收系统包括12个维特比解码器，其对应于该E8-VSB发射系统的增强码元处理器和格子编码器。
图10示意了输入到12个维特比解码器中的任何一个的控制信号的范例。参考图10，M表示主信号，H表示1/2(二分之一)增强码元，和Q表示1/4(四分之一)增强码元。而且，P表示成为添加到增强数据分组的ATSC RS奇偶字节的转换的码元。当E/M标记为高时，当前输入码元是增强码元，而当该E/M标记为低时，当前输入码元是主码元。该H/Q信号只在增强码元部分有效。在该情况下，当该H/Q信号为低时，该增强码元是1/2增强码元，而当该H/Q信号为高时，该增强码元是1/4增强码元。此处，该PNEQ信号只在1/4增强码元部分有效，其等级改为2个码元单元。当该PNEQ信号的等级为低时，在ATSC随机化器中将重复的1/4增强数据改变为不同的值。相反，当该PNEQ信号的等级为高时，在该ATSC随机化器中将重复的1/4增强数据改变为相等的值。该FLIP信号表示增强码元的极性转换发生的点。此处，在该ATSC RS奇偶码元部分添加到该增强数据分组期间，该FLIP信号为高。
同时，当执行该1/4增强码元的ACS操作时，基本原理与1/2增强码元相同。然而，该ACS单元的操作根据每个码元而变化。更具体地，当该E/M标记为高并且当该H/Q标记为高时，该输入码元是1/4增强码元。在该情况下，取决于该PNEQ信号，两个码元中的每个执行ACS操作。在上面已参考图6至图7B详细描述了基于该PNEQ信号的解码过程。
在与现有的ATSC 8T-VSB维特比解码器相似的该ACS单元中，用于执行累计、比较和选择操作的硬件共享12个维特比解码器，其中只有用于每个维特比解码器的路径度量的实施例是必需的。由于12个维特比解码器顺序(即，轮流)而不是同时操作，因而能够进行硬件共享。每个维特比解码器包括正解码器和负解码器。由于每个正解码器和负解码器形成12个不同的状态，在此所需的路径度量的总数等于(12×2×16＝384)。
如上所述，由于当该输入码元是增强码元时可以发生极性反转，需要估计极性反转的发生。为了估计该极性反转，应当在假设极性反转没有发生情况下执行的解码处理过程的路径度量值和在假设极性反转发生情况下执行的其他解码处理过程的路径度量值之间进行比较。在比较两个路径度量值之后，选择两个值中较低的一个(即，具有较高概率的值)。然后，根据该选择的结果进行估计。因此，为了估计该增强码元的极性反转，需要2个解码器。下面，一个解码器称为“正解码器”，用于极性反转没有发生，而另一个解码器称为“负解码器”，用于极性反转发生。
将描述估计增强码元的极性反转的过程。第一，计算用于ACS单元的每个正和负解码器的最小路径度量值。此处，该最小路径度量值涉及再计算的“t”的每个状态最小值中的最低值。第二，比较正解码器和负解码器的最小路径度量值，并且将两个值中较低的一个输出作为该解码器的极性信号。例如，当正解码器的最小路径度量值小于该复解码器的最小路径度量值时，该极性信号是正(+)的。换句话说，该信号选择正解码器。
并且，最后，在FLIP信号为低的部分，用对应于选择的解码器的路径度量值来将不被该极性信号选择的该解码器的每个状态的路径度量值重写，并且执行该ACS操作。例如，假如正解码器为选择的解码器，用于该正解码器的每个状态的路径度量值重写在用于对应于该负解码器的每个状态的路径度量值。在这一点，如果选择该正解码器，则假设极性反转没有发生。相反，如果选择负解码器，则假设极性反转发生。而且，在该12个维特比解码器中也共享如上所述估计极性反转的极性反转估计器。
在该维特比算法中，在ACS操作期间，将从每个状态中选择的幸存(或剩余)路径即幸存者的输入存储，以便在解码深度的时间长度期间保持该路径历史。该路径历史单元接收从该极性反转估计器中输出的极性信号(即，选择该正解码器和该负解码器中的一个的信号)以及从该ACS单元输出的具有最小路径度量的状态数。然后，该路径历史单元追溯相应状态的路径历史，以便输出最终决定。在该路径历史单元中，在FLIP信号为低的部分，由该选择的解码器的路径历史将不被该极性信号选择的解码器的每个状态的路径历史重写，由此重建(或更新)该路径历史。
根据普通的维特比解码过程，输入到维特比解码器的码元包括增强码元和主码元。因此，在该路径历史单元中以相同的顺序存储该增强码元幸存者和该主码元幸存者。因此，该维特比解码器变成增强/主(E/M)综合解码器，其解码该增强码元和该主码元。而且，将该解码器的最终输出在规则的时间间隔以与相应的输入相同的顺序输出。在本发明中，该E8-VSB维特比解码器包括16个状态，每个状态输出来自该ACS单元的2个幸存者比特，其根据该解码深度的时间长度来存储。因此，该E8-VSB维特比解码器需要具有16×解码深度×2比特容量的存储器。而且，由于应当单独保存用于每个正解码器和负解码器的历史，该存储器应当具有2×16×解码深度×2比特。同时，由于在本发明中需要12个维特比解码器，该E8-VSB维特比解码器的存储器需要总容量12×2×16×解码深度×2比特。
图11示意了根据本发明第一实施例的增强/主综合维特比解码器。该分支度量计算器611计算在输入码元和8个参考输出等级的每个等级之间的欧几里德距离，以便获得总共8个分支度量值。然后，该分支度量计算器611向该正解码器的ACS单元612和该负解码器的ACS单元613输出计算的分支度量值。在这点，用于以输入码元计算该分支度量值的8级参考值为-7、-5、-3、-1、+1、+3、+5和+7。更具体地，当C2比特等于“0”时，-7、-5、-3、-1是参考输出等级值，并且当C2比特等于“1”时，+7、+5、+3、+1是参考输出等级值。
另外，如上所述，当该输入码元是增强码元时，可以发生该极性反转。更具体地，在“t-1”的状态0000，当“0”输入作为该增强码元处理器402的输入X2时，如果没有发生极性反转，从该格子编码器104中输出的参考8级值变为-7，如果发生极性反转，则变为+1，由此形成从“t-1”的状态0000到“t”的状态0000的转变路径。因此，基于是否在相同的路径上发生极性反转，该度量值变得不同。
因此，当从该分支度量计算器611中没有发生该极性反转，该正解码器的ACS单元612接收该情况的分支度量值。然后，该正解码器的ACS单元612从该映射信息恢复单元中接收该控制信号，诸如E/M信号、H/Q信号、FLIP信号和PNEQ信号，以便执行该ACS操作。换句话说，对于每个状态的每两个分支，该正解码器的每个ACS单元612和该负解码器的每个ACS单元613分别添加前一个状态的路径度量值和相应的分支度量值，其连接到相应分支。然后，每个ACS单元612和613选择并存储获得的最小值。因此，将幸存者和该路径选择信息分别输出给该正解码器和该负解码器的路径历史单元615和616。例如，当输入的信号是增强信号时，用于每个状态的幸存者变为X2和C2比特，并且当输入的码元是主码元时，用于每个状态的幸存者变为X1和C1比特。
另外，在用于每个状态的路径度量值中，该正解码器的ACS单元612和该负解码器的ACS单元613中的每个都选择最低值作为路径度量值，并且向该极性反转估计器614输出选择的值。然后，向该正解码器的路径历史单元615和该负解码器的路径历史单元616输出具有最小(或最低)路径度量值的状态数。
在本发明中，在引起极性反转的码元部分(即，FLIP信号为高的部分)，用于选择的解码器的每个状态的路径度量值重写用于非选择的解码器的每个状态的路径度量值，根据从该极性反转估计器614中估计的极性来选择该解码器。此后，执行ACS操作。该极性反转估计器614从该正解码器的该ACS单元612和该负解码器的ACS单元613中接收该最小路径度量值和FLIP信号，并估计该极性反转。例如，如果确定从该负解码器的ACS单元613中输出的最小路径度量值小于(或低于)从该正解码器的ACS单元612中输出的最小路径度量值，那么该极性反转估计器614估计已经发生极性反转。相反，如果确定从该负解码器的ACS单元613中输出的最小路径度量值大于从该正解码器的ACS单元612中输出的最小路径度量值，那么极性反转估计器614估计没有发生该极性反转。随后，该极性估计器614分别向该正解码器的ACS单元612和路径历史单元615以及该负解码器的ACS单元613和该路径历史单元616输出该极性结果。
该正解码器的路径历史单元615和该负解码器的路径历史单元616中的每个都接收该控制信号，诸如E/M信号、H/Q信号、该FLIP信号、该PNEQ信号、幸存者、路径选择信息和状态中具有最小路径度量值的状态数，以便在解码深度期间保持路径历史。另外，回溯对应于每个解码器的最小路径度量值的状态，以便将在该解码深度的时间长度之前的先前时间的幸存者输出到该判定选择单元617中作为解码判定值。而且，在FLIP信号为高的部分，该正解码器和该负解码器的每个路径历史单元615和616用根据该极性信号选择的解码器的路径历史改写该非选择的解码器的路径历史。
该判定选择单元617选择该选择的解码器的解码判定值，根据该极性反转估计器614的极性信号选择该解码器，并且将选择的值输出到后解码器618和输出多路复用器619中。例如，当通过该极性反转估计器614选择正解码器时，选择并输出从该正解码器的路径历史单元615输出的解码判定值。在该解码器判定值中，将C2比特输出给该后解码器618，并且将该X2或X1输出给输出多路复用器619。
更具体地，由于在发射端将该主码元预编码，应当执行后解码处理过程(即，预编码的逆处理过程)。在该情况下，后解码器618对该C2比特后解码，而不识别该码元是否是主码元或增强码元，并且向该输出多路复用器619输出该后解码的C2比特。当该码元是增强码元时，该输出多路复用器619输出该X2比特代替该后解码的比特，作为高位，并且输出虚拟比特作为X1比特，即低位。另一方面，当该码元是主码元时，输出该X1比特作为低位，并且输出该后解码的结果作为高位。
由于通过附加卷积编码处理该增强码元，与主码元相比，在解码之后，在性能上，增强码元和主码元之间存在重大差别。然而，当将该增强码元和主码元组合地输入到路径历史单元时，由于在一定部分解码深度内的小数量的增强码元，可以减小该增强码元的有效的解码深度。由此，该主码元可引起该增强码元的解码效果不足。由于该增强数据的数量变低，该问题可能恶化。因此，为了减小主码元对增强码元的影响，应当只将该增强码元输入到该路径历史单元中，以便确保一定部分有效解码深度。由于只在该X2比特上执行该增强码元的判定，在该路径历史单元中需要的存储器容量是12×2×6×解码深度×1比特。然而，由于将该主码元和该增强码元多路复用，该主码元可以中断该增强码元的状态转变。
图12示意了由主码元引起的增强码元的状态转变图的中断。尽管实际的主码元中断发生在4个码元的多个中，为了简化，将参考图12描述仅2个码元的中断。这里，在紧邻该主码元中断之前的该增强码元将称作第一增强码元，并且紧邻该主码元中断之后的该增强码元称作第二增强码元。图12中所示的黑体线描述了通过该第二增强码元的状态0000连接的路径。参考图12，该第一增强码元包括8个状态，其与该第二增强码元的每个状态连接。换句话说，根据该输入X2比特，该第二增强码元的每个状态包括2个分支，并且在此处，4个状态能连接到每个分支。在这一点，该单独增加维特比解码器应当估计从该第一增强码元到该第二增强码元的状态转变。因此，可以提出处理来自该单独增加维特比解码器的ACS单元的主码元中断的两种不同的方法，下面将对其描述。
在第一方法中，相互比较8个状态中的每个状态，该状态能与在第二增强码元部分期间执行ACS操作时的每个状态连接，而在第一主码元部分无需进行ACS操作，以便可以选择具有最小度量值的状态。更具体地，在第二增强码元期间，在每个状态中存在两个分支，其中每个分支可以连接第一增强码元的4个状态。因此，在4个状态中，选择具有最小度量值的状态(即，前一个状态的路径度量值)，并且将选择的前一个状态的路径度量值添加到该相应分支的分支度量值中。添加的结果成为每个分支的当前路径度量值。在这一点，由于第二增强码元的每个状态包括2个分支，用于每个状态的两个分支的当前度量值相互比较，以便选择最小(或最低)路径度量值，并存储相应状态的路径度量值。此后，将该选择的路径的幸存者和该路径选择信息输出到该路径历史单元中。
另一方面，在第二方法中，通过在该主码元部分期间执行该ACS操作，在该主码元部分期间能连续的估计该状态转变。尽管在该主码元部分期间执行该ACS操作，该单独增加维特比解码器在该主码元部分期间不在该路径历史单元中存储选择的幸存者。然而，在路径历史单元，将通过在主码元部分中的该ACS操作获得的该路径选择信息用于交换每个状态的路径历史。例如，只将由用于主码元的该ACS操作获得的路径选择信息输出到该路径历史单元中，并且可以不将该选择的路径的幸存者输出到该路径历史单元中。在其他范例中，将通过该ACS操作结果获得的该幸存者和该路径选择信息都输出到该路径历史单元中。并且，当从该路径历史单元输入的码元是主码元时，可以不接收幸存者，并且可以只接收该路径选择信息。而且，由于该单独增加维特比解码器的路径历史单元只在该输入幸存者是增强码元时操作，最终解码和输出码元的顺序可以不同于该维特比解码器输入码元的顺序。
图13详细示意了上述效果。图13的部分(a)显示了输入到12个维特比解码器的任何一个的输入码元序列。参考图13，E表示增强码元、M表示主码元，并且E和M后面的数字表示时间索引。图13的部分(b)显示了从增强/主综合维特比解码器最后输出的码元列，其中已知在一定部分解码深度之后，与该输入码元序列相同的顺序输出解码器判定值。最后，图13的部分(c)显示了单独增加维特比解码器的解码判定值的输出顺序。
如图13的部分(c)所示，由于应当将8个增强码元输入到路径历史单元中，以便对输入E1进行判定(即，解码深度＝8种假设)，当E17输入时，可以进行E1的判定。在该维特比解码器的输入端，以码元E1、E2、E3和E4，然后码元M5、M6、M7和M8，随后E9、E10、E11和E12的顺序输入码元。随后，在最终输出中，连续输出码元E1、E2、E3和E4以及码元E9、E10、E11和E12。这是因为单独增加维特比解码器的路径历史单元只在输入增强码元时操作。因此，应当重新排序该单独增加维特比解码器的解码判定以与输入码元列的顺序相同。
图14示意了解码的增强码元输出的重新排序。从12个维特比解码器的路径历史单元中输出的该解码判定以时分方法顺序的输出。因此，去复用器根据路信号(即，表示12个解码器中哪个被使用的信号)在先进先出(FIFO)单元中存储相应的解码判定值。在这一点上，由于FIFO单元只对增强码元执行缓冲，该去复用器只在E/M标记为高的部分中操作。另外，第一多路复用器(MUX1)也只在E/M标记为高的部分中操作并且接收路信号，以便输出相应的FIFO单元的输出。参考图14，在该第一多路复用器(MUX1)中使用的E/M标记和路信号与在该去复用器中使用的信号相比，具有一定量的时间延迟。同时，在第二多路复用器(MUX2)中使用的E/M标记与第一多路复用器(MUX1)的一致。而且，该第二多路复用器(MUX2)在E/M标记为高的部分中对该第一多路复用器(MUX1)的输出进行多路复用。可选择的，在E/M标记为低的部分中，该第二多路复用器(MUX2)输出一组虚数据或者多路复用并输出该单独主维特比解码器的输出。当多路复用该虚数据时，该增强码元和该主码元各自通过与该维特比解码器的最终输出分开的路径输出。另一方面，当多路复用该主码元时，通过单个路径输出该增强码元和该主码元的解码结果。
图15示意了根据本发明第二实施例的单独增加维特比解码器。该单独增加维特比解码器的分支度量计算器811和极性反转估计器814与附图11所示的增强/主综合维特比解码器相同，为了简化，将省略相同的描述。而且，正解码器的ACS单元812和负解码器的ACS单元813的操作已经在上面描述过。在该单独增加维特比解码器中，输出到路径历史单元的幸存者只包括一个X2比特。因此，在该路径历史单元815和816中所需的存储器的容量是12×2×16×解码深度×1比特。而且，该单独增加维特比解码器还包括重排序单元818，用于执行如图13和14所示的输出的重新排序。由于单独主维特比解码器与现有的ATSC 8T-VSB接收机的维特比解码器相同，将省略相同的描述。
在该E8-VSB接收系统中使用的该信道均衡系统通过使用8级判定来执行信道均衡。通过使用维特比解码处理过程获得的判定值比通过使用8级限幅器获得的判定值更可靠。因此，在本发明中，通过将从该维特比解码器执行的8级判定反馈给信道均衡系统，信道均衡的能力可以增强。
为了反馈来自该ACS单元的判定，从该E8-VSB维特比解码器的ACS单元识别具有最小路径度量值的状态。然后，将识别的状态的所选路径的输出等级(即，8个等级中的一个)反馈给该信道均衡系统。在这一点，根据该极性信号选择该正和负解码器的每个ACS单元的一个输出等级，该极性信号从增强码元的极性反转估计器中输出。此后，将选择的输出等级反馈给该信道均衡系统。当该解码深度为“0”时，这通常对应于该维特比解码器的判定反馈。
根据该解码深度增加到特定程度时，该维特比解码器的判定值的可靠性可以增加。然而，解码深度的增加可引起在解码判定之前的更长时间延迟。当该E8-VSB接收机的维特比解码器的解码深度增加1时，判定反馈的时间延迟可增加多达12个码元。然而，在该信道均衡系统中，当该路径历史单元反馈用于每个解码深度的解码判定时，可以获得和使用具有在时间延迟允许范围内的最大可靠性的判定值。因此，当从该维特比解码器的ACS单元输出幸存者时，也应添加所选路径的输出等级信息(即，包含C2C1C0的3个比特)。然后，该路径历史单元存储该输出等级信息(即，3比特C2C1C0)并保持与等同于解码深度的时间相对应的历史。而且，在每个追溯阶段，输出具有最小路径度量值的状态的幸存者，以便将该输出的幸存者反馈给信道均衡系统。
在该信道均衡系统中，应当全部反馈用于每个增强码元和主码元的判定，并且应当减小该判定延迟。因此，优选的，当设置该增强/主综合维特比解码器为基本解码器时执行反馈。因此，当从该图11的ACS单元中输出幸存者时，附加输出3比特C2C1C0。然后，将该3比特C2C1C0添加到现有的2比特中，并且存储在该路径历史单元中。此后，识别从该ACS单元输入的具有最小路径度量值的状态，并且输出用于每个解码深度的C2C1C0，并且通过该信道均衡系统反馈。显然，应当根据该极性反转估计器的极性信号，选择从正解码器输出的反馈，和从负解码器输出的反馈。
该E8-VSB接收系统的维特比解码器具有下列优点。首先，可以解码增强码元和主码元，当使用该增强码元时，相互串联的增强码元处理器和格子编码器共同解码，由此增强该解码性能。而且，该增强码元分为1/2增强码元和1/4增强码元，由此被解码。其中，1/4增强码元的解码比1/2增强码元的解码更可靠。而且，在本发明中，可以估计该增强码元的极性反转。而且，配置单独增加维特比解码器以便最小化主码元可以引起的对增强码元的解码性能的不利影响。最后，将在该维特比解码器执行的8级判定反馈给信道均衡系统，由此增强该信道均衡性能。
当考虑本发明的功能时，已经规定了在本发明说明书中使用的术语。这些术语可取决于本领域技术人员的意图和实践而改变。因此，可以基于本发明的整体描述做出或给出对每个术语进行具体定义。
在不脱离本发明范围和本质的情况下，对本发明可进行各种修改和变化，这对本领域技术人员是显而易见的。因此，本发明意图覆盖落入所附权利要求及其等同物的范围内的本发明的修改和变化。
权利要求
1.一种残留边带(VSB)维特比解码器，包括第一累加/比较/选择(ACS)单元，假设在输入码元的码元周期期间没有发生极性反转，该第一ACS单元对输入码元执行ACS操作；第二累加/比较/选择(ACS)单元，假设在该码元周期期间发生极性反转，该第二ACS单元执行ACS操作；极性反转估计器，用于估计输入码元的极性；第一路径历史单元，用于通过保存从该第一ACS单元接收的码元幸存者来记录该输入码元的第一路径历史；第二路径历史单元，通过保存从该第二ACS单元接收的码元幸存者来记录该输入码元的第二路径历史；和判定选择单元，用于基于估计的极性从第一和第二路径历史单元输出的判定中选择一个。
2.如权利要求1所述的VSB维特比解码器，进一步包括分支度量计算器，用于计算对应于8个参考等级的输入码元的分支度量，并且向该第一和第二ACS单元输出该分支度量。
3.如权利要求1所述的VSB维特比解码器，其中第一和第二ACS单元使用从VSB数据属性产生器输出的码元属性来执行ACS操作。
4.如权利要求3所述的VSB维特比解码器，其中该码元属性包括以下的至少一个表示该输入码元是否是主码元或增强码元的第一标记，表示该输入码元是否是1/2速率增强码元或1/4速率增强码元的第二标记，表示该输入码元是否来自重新计算的RS奇偶性的第三标记，和表示在数据随机化后，两个1/4增强码元的重复比特是否保持相等或不同变化的第四标记。
5.如权利要求1所述的VSB维特比解码器，其中该第一和第二路径历史单元使用从VSB数据属性产生器输出的码元属性分别记录该输入码元的第一和第二路径历史。
6.如权利要求1所述的VSB维特比解码器，其中该极性反转估计器输出选择分别由第一和第二ACS单元输出的最小度量的最小值的极性信号。
7.如权利要求1所述的VSB维特比解码器，其中该第一路径历史单元追溯具有从该第一ACS单元输出的最小度量的状态。
8.如权利要求1所述的该VSB维特比解码器，其中该第二路径历史单元追溯具有从该第二ACS单元输出的最小度量的状态。
9.如权利要求1所述的VSB维特比解码器，进一步包括后解码器，用于对所选判定的C2比特进行后解码。
10.如权利要求9所述的该VSB维特比解码器，进一步包括多路复用器，用于当输入码元是增强码元时，输出所选判定的X2比特作为高位，并且输出虚拟比特作为低位。
11.如权利要求9所述的VSB维特比解码器，进一步包括多路复用器，用于当输入码元是主码元时，输出所选判定的X1比特作为低位，并且输出后解码的C2比特作高位。
12.如权利要求1所述的VSB维特比解码器，进一步包括码元重排序单元，用于通过12路码元同时去交织来重新排序所选的判定。
13.一种残留边带(VSB)接收机中对输入码元进行维特比解码的方法，该方法包括假设在该输入码元的码元周期中没有发生极性反转，对输入码元执行第一累计/比较/选择(ACS)操作，假设在码元周期中发生极性反转，执行第二ACS操作；估计该输入码元的极性；通过保存从该第一ACS操作产生的码元幸存者来记录该输入码元的第一路径历史；通过保存从该第二ACS操作产生的码元幸存者来记录该输入码元的第二路径历史；和基于估计的极性，选择从该第一和第二路径历史中获得的判定中的一个。
14.如权利要求13所述的方法，进一步包括计算对应于8等级的输入码元的分支度量，其中使用该输入码元的分支度量执行该第一和第二ACS操作。
15.如权利要求13所述的方法，其中使用从VSB数据属性产生器输出的码元属性来执行该第一和第二ACS操作。
16.如权利要求15所述的方法，其中该码元属性包括以下的至少一个表示该输入码元是否是主码元或增强码元的第一标记，表示该输入码元是否是1/2速率增强码元或1/4速率增强码元的第二标记，表示该输入码元是否来自重新计算的RS奇偶性的第三标记，和表示在数据随机化后，两个1/4增强码元的重复比特是否保持相等或不同变化的第四标记中。
17.如权利要求13所述的方法，其中估计该输入码元的极性包括从该第一和第二ACS操作产生的最小度量中选择最小值。
18.如权利要求13所述的方法，其中记录该输入码元的第一路径历史包括追溯具有由该第一ACS操作产生的最小度量的状态。
19.如权利要求13所述的方法，其中记录该输入码元的第二路径历史包括追溯具有由该第二ACS操作产生的最小度量的状态。
20.如权利要求13所述的方法，进一步包括对所选判定的C2比特进行后解码。
21.如权利要求20所述的方法，进一步包括当输入码元是增强码元时，输出所选判定的X2比特作为高位，并且输出虚拟比特作为低位。
22.如权利要求20所述的方法，进一步包括当输入码元是主码元时，输出所选判定的X1比特作为低位，并且输出后解码的C2比特作为高位。
23.如权利要求13所述的方法，进一步包括通过12路码元同时去交织来重新排序所选的判定。
24.一种残留边带(VSB)接收机，包括调谐器，用于调谐RF信号，并且将RF信号转换为IF信号；解调器，用于将该IF信号解调为VSB信号；映射恢复单元，用于恢复该VSB信号的VSB映射信息；增强均衡器，用于补偿VSB信号的信道失真并输出均衡的码元；和增强维特比解码器，用于估计在该均衡的码元的码元周期期间是否发生极性反转，并且基于该极性估计对该均衡的码元进行维特比解码。
25.如权利要求24所述的VSB接收机，其中该维特比解码器包括第一累加/比较/选择(ACS)单元，假设在码元周期期间没有发生极性反转，该第一ACS单元对均衡码元执行ACS操作；第二累加/比较/选择(ACS)单元，假设在该码元周期期间发生极性反转，该第二ACS单元执行ACS操作；极性反转估计器，用于估计均衡码元的极性；第一路径历史单元，用于通过保存从该第一ACS单元接收的码元幸存者来记录该均衡码元的第一路径历史；第二路径历史单元，用于通过保存从该第二ACS单元接收的码元幸存者来记录该均衡码元的第二路径历史；和判定选择单元，用于基于估计的极性，选择从第一和第二路径历史单元输出的判定中的一个。
26.一种解码数字广播信号的方法，该方法包括调谐RF广播信号，并且将RF广播信号转换为IF信号；将该IF信号解调为VSB信号；恢复该VSB信号的VSB映射信息；通过补偿VSB信号的信道失真均衡该VSB信号，并输出均衡的码元；和基于估计在均衡的码元的码元周期期间是否发生极性反转，来对该均衡码元进行维特比解码。
27.如权利要求26所述的方法，其中对该均衡码元进行维特比解码包括假设在码元周期期间没有发生极性反转，对该均衡码元执行第一累计/比较/选择(ACS)操作；假设在码元周期期间发生极性反转，执行第二ACS操作；估计均衡码元的极性；通过保存由该第一ACS操作产生的码元幸存者来记录该均衡码元的第一路径历史；通过保存由该第二ACS操作接收的码元幸存者来记录该均衡码元的第二路径历史；和基于估计的极性，选择从第一和第二路径中获得的判定中的一个。
全文摘要
一种增强VSB接收机，包括调谐器，调谐RF信号，并且将RF信号转换为IF信号；IF混频器，将IF信号转换为基带信号；解调器，将该基带信号解调为VSB信号。该增强VSB接收机进一步包括映射恢复单元，恢复该VSB信号的VSB映射信息；增强均衡器，用于补偿VSB信号的信道失真并输出均衡码元；和增强维特比解码器，用于估计在均衡码元的码元周期期间是否发生极性反转，并且基于该极性估计对该均衡码元进行维特比解码。
文档编号H04N5/50GK1777256SQ20051012532
公开日2006年5月24日 申请日期2005年11月16日 优先权日2004年11月16日
发明者崔仁焕, 姜景远 申请人:Lg电子株式会社