专利名称：数字通信系统的链路帧同步系统及方法
数字通信系统的链路帧同步系统及方法
技术领域：
本发明涉及数字通信系统，尤其涉及数字通信系统的链路帧同步系统及 方法。
背景4支术
DMR (Digital Mobile Radio数字移动无线对讲)无线通信标准是欧洲通 信标准协会最新推出的一种数字集群标准，目前国内尚没有相应的产品出现。
在无线通信系统中，链路层帧同步装置的精确度直接影响到通信系统的 稳定性。目前帧同步方案通常存在并行帧同步和串行帧同步两种方式。然而， 所述DMR系统中一帧数据264比特，其中帧同步数据48比特，帧数据和同 步数据均比较大，因此使用所述两种同步方案都会增加系统的逻辑复杂度和 寄存器资源的占有率。由于DMR规定的帧数据和同步数据均比较大，采用串 行帧同步方法时，在寻找到帧同步数据组后提取整个数据帧的过程中，将会 增加系统的逻辑复杂度。而使用并行帧同步法可以比较快速准确的取出包含 帧同步信息的帧数据，但是将会占用大量的内部寄存器资源。
发明内容
本发明所要解决的技术问题在于，提供一种数字通信系统的链路帧同步 系统及方法，解决现有的链路帧同步方法占用大量内部寄存器资源的问题。
本发明所采用的技术方案为提供一种数字通信系统的链路帧同步方法， 所述方法包括以下步骤
步骤1:接收数据緩沖模块在时钟发生模块的控制下接收外部串行输入数 据，对其进行串并转换后传送至帧同步模块；
步骤2:所述帧同步模块将接收数据緩冲模块传送的数据存入其内部的寄 存器和并行寄存器组阵列，并依次进行串行移位，每次串行移位后在并行寄 存器组阵列的固定位置检测帧同步码组信息进行帧同步，将检测到的含有帧 同步码组信息的帧数据传送至并行数据输出模块进行数据输出。
更具体地，所述步骤1中，所述接收数据緩沖模块緩沖外部串行输入的
数据，并以16比特的并行寄存器组阵列的形式传送给所述帧同步模块。
更具体地，所述帧同步模块的并行寄存器组阵列包括17组并行的寄存器
组，每个寄存器组包含16比特数据。
更具体地，所述步骤2还包括帧同步模块将帧数据信号传输给帧数据緩
沖区模块，并通知并行数据输出模块取走帧数据。
更具体地，所述帧同步模块将接收数据緩冲模块传送的16比特数据的高
8位送入帧同步模块的寄存器中，将读入的16比特数据的低8位送入帧同步
模块的并行寄存器组阵列的第一个寄存器组的低8位中。
本发明还提供一种数字通信系统的链路帧同步系统，包括时钟发生模块、 接收数据緩冲模块、帧同步模块、帧数据緩冲区模块及并行数据输出模块， 所述帧同步模块将接收数据緩冲模块传送的数据存入其内部的寄存器和并行 寄存器组阵列，并依次进行串行移位，每次串行移位后在并行寄存器组阵列 的固定位置检测帧同步码组信息进行帧同步，将检测到的含有帧同步码组信 息的帧数据传送至并行数据输出模块进行数据输出。
更具体地，所述接收数据緩冲模块緩冲外部串行输入的数据，并以16比 特的并行寄存器阵列的形式传送给所述帧同步模块。
更具体地，所述帧同步模块的并行寄存器组阵列包括17组并行的寄存器 组，每个寄存器组包含16比特数据。
更具体地，帧同步模块将帧数据信号传输给帧数据緩沖旦模块，并通知 并行数据输出模块取走帧数据
更具体地，所述帧同步模块将接收数据緩沖模块传送的16比特数据的高8位送入帧同步模块的8位寄存器中，将读入的16比特数据的低8位送入寄 存器组阵列的第一个寄存器组的低8位中。
本发明与现有技术相比，有益效果在于本发明的数字通信系统的链路 帧同步方法采用串并相结合的方法，实现链路帧同步时逻辑控制较为简单， 大大减少了寄存器资源占用率。
图1为本发明的数字通信系统的链路帧同步系统示意图。
图2为图1的帧同步模块的帧同步示意图。
图3为图1的帧同步模块的寄存器组阵列示意图。
图4为本发明的数字通信系统的链路帧同步方法示意图。
具体实施方式
如图1所示，本发明的数字通信系统的链路帧同步系统包括时钟发生模 块、接收数据緩冲模块、帧同步模块、帧数据緩沖区模块及并行数据输出模 块。所述时钟发生模块产生特定的时钟控制信号控制所述接收数据緩冲模块、 帧同步模块、帧数据緩冲区模块及并行数据输出模块。所述接收数据緩冲模 块接收外部串行数据进行緩冲和串并转换后送入帧同步模块。所述帧同步模 块接收所述接收数据緩冲模块传输的数据进行帧同步检测，将检测到的含有 同步码组信息的帧数据传送至帧数据緩冲区模块，并通知并行数据输出模块 取走帧数据，所述并行数据输出模块接收通知后取走帧数据緩沖区模块的帧 数据后以16比特的并行总线方式输出。
所述时钟发生模块产生特定的时钟信号对所述接收数据緩冲模块、帧同 步模块、帧数据緩冲区模块、并行数据输出模块进行控制，使数据的传输速 率和帧同步处理过程满足DMR标准要求。
所述时钟发生模块包括输入緩沖器、数字时钟转换器(DCM)及分频器。
FPGA的75MHz外部系统时钟通过输入緩冲器连接到数字时钟转换器，数字 时钟转换器的输出信号接入分频器，经分频后输出4.8kHz和4.8MHz的时钟 信号。所述输入緩冲器作为FPGA外部系统时钟与数字时钟转换器的连接緩 冲区，可以提高高速时钟传输的稳定性，保证分频器产生时钟的正确性。所 述数字时钟转换器将FPGA外部系统时钟(75MHz)转换为48MHz。转换原 则是先将FPGA外部系统时钟(75MHz)倍频16倍，再分频25次，便可获 得48MHz的输出时钟。所述接收数据緩冲模块接收外部串行数据，进行串并 转换，并送入帧同步模块。
所述时钟发生模块用产生4.8kHz的时钟信号控制数据接收緩冲区模块， 使其接收外部数据。
所述接收数据緩冲模块在4.8kHz的时钟控制下接收外部串行传输进来的 比特数据，当接收满16比特后，便送出一个使能信号通知帧同步模块取走数 据。接收数据緩沖模块和帧同步模块之间的数据传输为16比特的并行传输模 式。
所述帧同步模块在4.8MHz的时钟控制下工作，将检测接收数据緩沖模块 传输的信息，检测到所述接收数据緩沖模块传输的使能信号时便读入数据进 行处理，进行帧同步。
所述帧同步模块包括8位寄存器及寄存器组阵列。如图3所示，所述帧 同步模块的并行寄存器组阵列是由17组并行的寄存器组构成，每个寄存器组 包含16比特数据，因此每个寄存器阵列可以存储272比特数据。
如图2所示，当检测到接收数据緩冲模块送来的使能信号时，便读入16 比特并行数据，并将读入的16比特数据的高8位送入帧同步模块的8位寄存 器中，将读入的16比特数据的低8位送入寄存器组阵列的第一个寄存器组的 低8位中。
当所述帧同步模块接收到接收数据緩冲模块传输的16比特并行数据存入 到8位寄存器和帧同步模块的并行寄存器组阵列的第一个寄存器组的低8位
后进行串行移位操作。串行移位时，8位寄存器和帧同步模块的并行寄存器组 阵列的第一个寄存器组的低8位中的16比特数据开始串行移位一次，将其后 的寄存器组的数据以16为单位依次串行移位。
所述并行寄存器组阵列在时钟发生模块的4.8MHz的时钟控制下，每个时 钟周期内并行寄存器组阵列的数据串行移位一次。所述并行寄存器组阵列中 的数据每移位一次，帧同步模块对移位得到的并行寄存器组阵列中的数据进 行一次帧同步码组的检测。
所述帧同步模块对并行寄存器组阵列数据的串行移位次数是16次。当移 位次数满16次后，帧同步模块等待数据緩冲区模块送来使能信号，进入下一 次帧同步查找操作。所述帧同步模块的通过并行寄存器组阵列数据的串行移 位操作，进行帧同步码组判断，均在一个4.8MHz的时钟周期内完成。
所述帧同步模块通过对接收数据緩冲模块的并行16比特数据及并行寄存 器组阵列进行串行移位操作，保证了帧同步码组在并行寄存器组阵列中出现 的位置是固定的。所述帧同步模块只需判断寄存器组阵列数据每一次串行移 位后，寄存器组阵列的特定位置上的数据是否为帧同步码组，如果是，则表 示帧数据同步上，否则继续下一次的串行移位处理。
所述帧同步模块在帧数据同步上之后，将并行寄存器组阵列中保存的帧 数据传输至帧数据緩冲区模块的l^l"匕特的存储模块中。数据传输过程由 4.8MHz时钟控制。当帧数据全部传输至所述帧数据緩沖区模块后，帧同步模 块给并行数据输出模块发送信号，通知取走数据。所述并行数据输出模块检 测到信号后，开始从帧数据緩沖区模块读取帧数据并送出至外部模块。并行 数据输出模块在时钟4.8MHz控制下工作。
如图4所示，本发明的数字通信系统的链路帧同步方法，具体包括如下 步骤
步骤1:接收数据緩沖模块在时钟发生模块的4.8kHz的时钟控制下接收 外部串行输入数据，对其进行緩冲和串并转换后传送至帧同步模块。
所述接收数据緩冲模块緩冲外部串行输入的比特数据，并以并行16比特 的并行寄存器组阵列的形式传送给所述帧同步模块。所述接收数据緩沖模块 大小为16比特。
步骤2:所述帧同步模块对接收的数据进行同步检测，将检测到的含有帧 同步码组信息的帧数据传送至帧数据緩冲区模块进行存储。
所述帧同步模块在4.8MHz的时钟控制下工作，将检测数据緩冲区模块传 输的信息，检测到所述帧数据緩沖区模块传输的使能信号时便读入数据进行 处理，实现帧同步。
所述帧同步模块将接收数据緩冲模块传送的数据按一定的原则存入一个 并行寄存器阵列，所述一定原则是指将接收数据緩沖模块传送的16比特数 据的高8位送入帧同步模块的8位寄存器中，将传送的16比特数据的低8位 送入并行寄存器组阵列的第一个寄存器组的低8位中。
DMR系统中规定一帧数据为264比特，其中帧同步码组48比特，位于 帧数据的中间部分，帧同步码组的前后部分另外各有108比特数据。当所述 接收数据为DMR帧数据时，该帧数据在并行寄存器组阵列的排列也符合 DMR帧数据的格式规定，应此对帧同步码组的检测，只需要在并行寄存器组 阵列的特定位置检测便可。
当所述帧同步模块接收到接收数据緩冲模块传输的16比特并行数据存入 到8位寄存器和帧同步模块的并行寄存器组阵列第一个寄存器组的低8位后 所述帧同步模块进行串行移位操作。串行移位时，8位寄存器和帧同步模块的 并行寄存器组阵列第一个寄存器组的低8位中的16比特数据开始串行移位一 次，将其后的寄存器组的数据以16为单位依次串行移位。
所述并行寄存器组阵列在时钟发生模块的4.8MHz的时钟控制下，每个时 钟周期内寄存器组阵列的数据串行移位一次。所述并行寄存器组阵列中的数 据每移位一次，帧同步模块对移位得到的并行寄存器组阵列中的数据进行一 次帧同步码组的检测。
所述帧同步模块对并行寄存器组阵列数据的串行移位次数是16次。当移 位次数满16次后，帧同步模块等待数据緩冲区模块送来使能信号，进入下一 次帧同步查找操作。所述帧同步模块的并行寄存器组阵列数据的串行移位操 作，进行帧同步码组判断，均在一个4.8MHz的时钟周期内完成。
所述帧同步模块通过对接收数据緩冲模块的并行16比特取数及对并行寄 存器组阵列的串行移位操作，保证了帧同步码组在并行寄存器组阵列中出现 的位置是固定的。所述帧同步模块只需判断并行寄存器组阵列数据每一次串 行移位后，并行寄存器组阵列的特定位置上的数据为帧同步码组时表示帧数 据同步上，不是帧同步码组时则继续下一次的串行移位处理。
步骤3:所述帧同步模块将帧数据传输给帧数据緩冲区模块后发送信号通 知并行数据输出模块取走帧数据。
所述帧同步模块在帧数据同步上之后，将寄存器组阵列中保存的帧数据 传输至帧数据緩沖区模块的口x^比特的存储模块中。数据传输过程由 4.8MHz时钟控制。当帧数据全部传输至所述帧数据緩冲区模块后，帧同步模 块给并行数据输出模块发送信号，通知取走数据。所述并行数据输出模块检 测到信号后，开始从帧数据緩冲区模块读取帧数据并送出至外部模块。并行 数据输出模块在时钟4.8MHz控制下工作。
步骤4:所述并行数据输出模块收到帧同步模块发送的信号后从帧数据緩 沖区模块取走帧数据进行输出。所述并行数据输出模块在时钟4.8MHz控制下 工作。
权利要求
1、一种数字通信系统的链路帧同步方法，其特征在于，所述方法包括以下步骤步骤1接收数据缓冲模块在时钟发生模块的控制下接收外部串行输入数据，对其进行串并转换后传送至帧同步模块；步骤2所述帧同步模块将接收数据缓冲模块传送的数据存入其内部的寄存器和并行寄存器组阵列，并依次进行串行移位，每次串行移位后在并行寄存器组阵列的固定位置检测帧同步码组信息进行帧同步，将检测到的含有帧同步码组信息的帧数据传送至并行数据输出模块进行数据输出。
2、 如权利要求1所述的数字通信系统的链路帧同步方法，其特征在于， 所述步骤l中，所述接收数据緩冲模块緩冲外部串行输入的数据，并以16比 特的并行寄存器阵列的形式传送给所述帧同步模块。
3、 如权利要求1所述的数字通信系统的链路帧同步方法，其特征在于， 所迷帧同步模块的并行寄存器组阵列包括17组并行的寄存器组，每个寄存器 组包含16比特数据。
4、 如权利要求1所述的数字通信系统的链路帧同步方法，其特征在于， 所述步骤2还包括帧同步模块将帧数据信号传输给帧数据緩冲区模块，并通 知并行数据输出模块取走帧数据。
5、 如权利要求2或3所述的数字通信系统的链路帧同步方法，其特征在 于，所述帧同步模块将接收数据緩冲模块传送的16比特数据的高8位送入帧 同步模块的寄存器中，将读入的16比特数据的低8位送入寄存器组阵列的第 一个寄存器组的低8位中。
6、 一种数字通信系统的链路帧同步系统，包括时钟发生模块、接收数据 緩冲模块、帧同步模块、帧数据緩冲区模块及并行数据输出模块，其特征在 于，所述帧同步模块将接收数据緩冲模块传送的数据存入其内部的寄存器和 并行寄存器组阵列，并依次进行串行移位，每次串行移位后在并行寄存器组 阵列的固定位置检测帧同步码组信息进行帧同步，将检测到的含有帧同步码 组信息的帧数据传送至并行数据输出模块进行数据输出。
7、 如权利要求6所述的数字通信系统的链路帧同步系统，其特征在于， 所述接收数据緩冲模块緩沖外部串行输入的数据，并以16比特的并行寄存器 组阵列的形式传送给所述帧同步模块。
8、 如权利要求6所述的数字通信系统的链路帧同步系统，其特征在于， 所述帧同步模块的并行寄存器组阵列包括17组并行的寄存器组，每个寄存器 组包含16比特数据。
9、 如权利要求6所述的数字通信系统的链路帧同步系统，其特征在于， 帧同步模块将帧数据信号传输给帧数据緩沖区模块，并通知并行数据输出模 块取走帧数据。
10、 如权利要求7或8所述的数字通信系统的链路帧同步系统，其特征 在于，所述帧同步模块将接收数据緩冲模块传送的16比特数据的高8位送入 帧同步模块的寄存器中，将读入的16比特数据的低8位送入帧同步模块的并 行寄存器组阵列的第一个寄存器组的低8位中。
全文摘要
本发明公开了一种数字通信系统的链路帧同步系统及方法，所述方法包括以下步骤步骤1接收数据缓冲模块在时钟发生模块的控制下接收外部串行输入数据，对其进行串并转换后传送至帧同步模块；步骤2所述帧同步模块将接收数据缓冲模块传送的数据存入寄存器和并行寄存器组阵列，并依次进行串行移位，每次串行移位后在并行寄存器组阵列的固定位置检测帧同步码组信息进行帧同步，将检测到的含有帧同步码组信息的帧数据传送至并行数据输出模块进行数据输出。本发明的数据通信系统的链路帧同步方法采用串并相结合的方法，实现链路帧同步时逻辑控制较为简单，大大减少了寄存器资源占用率。
文档编号H04L7/08GK101179372SQ200610063519
公开日2008年5月14日 申请日期2006年11月7日 优先权日2006年11月7日
发明者郑良德 申请人:深圳市好易通科技有限公司