专利名称：一种联合检测的硬件实现装置和方法
技术领域：
本发明涉及一种集成电路设计领域、FPGA设计领域和无线通信领域的硬件装置和方法，具体地说，是一种用于第三代无线通信系统中上行解调时，基于ZF-BLE(迫零-块线性均衡)算法的联合检测接收机的VLSI和FPGA设计的硬件装置和方法。
背景技术：
在现有技术的CDMA系统中除了存在多址干扰(MAI)外，由于多径，每条传播路径的信号还要受到来自其他路径的符号间干扰(ISI)，联合检测即是为了将MAI和ISI同时消除而提出的多用户检测技术，该技术是减弱或消除多址干扰、多径干扰和远近效应的有效手段，而且能够简化功率控制，降低功率控制精度，弥补正交扩频码互相关性不理想所带来的消极影响，从而改善系统性能、提高系统容量、增大小区覆盖范围。
联合检测技术在TD-SCDMA系统中是一种提高系统容量的关键技术，它不仅能够消除同一小区内的多址干扰，还能消除同一用户的符号间干扰。目前常用的联合检测技术有4种迫零块线性均衡(ZT-BLE)，迫零块决策反馈均衡(ZF-BDFE)，最小均方误差块线性均衡(MMSE-BLE)，最小均方误差块决策反馈均衡(MMSE-BDFE)。
联合检测算法实现需要很大的矩阵运算量，特别是矩阵求逆运算，因此每种算法的运算量都比较大，目前的实现方法基本都是基于DSP或其它通用处理器以软件形式来实现。但基于DSP或通用处理器处理能力的限制，现有实现方案都需要消耗较多DSP器件进行联合运算。例如在TD-SCDMA基带处理现有方案中，需要采用12片DSP器件来处理3载波上行时隙的码片级处理任务，而这其中运算量的主要开销就是进行联合检测运算。
目前现有技术尚无基于全硬件实现的技术先例。
发明内容
本发明的目的是基于ZF-BLE算法，提供一种有利于硬件实现的联合检测装置和方法，完全采用硬件电路来实现联合检测接收机，克服和解决因处理器运算能力限制而需要消耗多块处理器件，从而增加成本和带来系统设计复杂度的困难和问题。
本发明的技术方案包括一种联合检测的硬件实现装置，其中，该装置包括DSP接口单元；所述DSP接口单元设置有与DSP器件的异步16位宽外部存储接口的输入接口，通过该DSP接口单元配置联合检测硬件装置，用于控制联合检测硬件装置的执行过程和读取联合检测运算执行结果数据；由DSP输入的信号经所述DSP接口单元处理后生成系统时钟域的存储器访问控制信号，系统控制信号，寄存器配置信号。
所述的装置，其中，所述装置还包括系统控制和配置单元，运算单元，存储器管理单元，以及存储器单元；所述DSP接口单元的输出分别接系统控制和配置单元以及存储器管理单元，所述系统控制和配置单元的输出分别接运算单元和存储器单元，所述运算单元的输出分别接存储器管理单元及系统控制和配置单元，所述存储器管理单元的输出接存储器单元，以及所述存储器的输出接所述运算单元。
所述的装置，其中，所述DSP接口单元用于提供联合检测硬件装置和DSP主控制器的标准接口，由DSP通过该接口配置系统寄存器，以及实现DSP对硬件装置内各存储器的读写操作。
所述的装置，其中，所述系统控制和配置模块用于控制运算单元的执行，控制整个硬件装置运算单元部分的流水线操作，并提供硬件装置需要的配置信息和控制信号。
所述的装置，其中，所述运算单元模块用于进行联合检测的运算过程执行，按系统配置模块的控制进行联合检测的运算执行。
所述的装置，其中，所述存储器管理单元用于控制和管理包括来自DSP和运算单元的存储器访问请求，由存储器管理单元产生访问存储器的控制信号进行数据的读写操作；所述存储器模块负责保存运算执行过程的输入数据，中间数据和结果数据。
所述的装置，其中，所述运算单元模块包括系统矩阵生成(BG)，Rn矩阵求逆，AR矩阵生成，ARA矩阵生成，匹配滤波，Cholesky分解，前向方程组求解，后向方程组求解运算子单元。
一种实现联合检测接收机的方法，其包括步骤如下A、DSP通过DSP接口单元配置所述联合检测硬件装置；B、系统控制和配置单元根据配置信息决定是否启动联合检测装置，当配置条件满足，系统控制模块启动联合检测装置，并产生启动触发信号送给运算单元，控制运算单元的执行过程，并接收运算单元的执行过程中输出信息。
所述的方法，其中，还包括步骤C、所述运算单元接收到控制单元的启动触发信号开始联合检测的运算执行过程，运算过程中所需的输入数据从存储器读取，中间结果和最后的运算结果都存储到存储器中，存储器访问通过存储器管理单元进行，并实时输出执行状态信息给控制单元，标志运算单元执行的过程。
所述的方法，其中，还包括步骤D、系统控制单元从输入的运算单元执行状态信息获知运算执行结束后，产生中断控制信号通知DSP；E、所述DSP根据需要通过DSP接口单元和存储器管理单元从存储器单元读回运算单元执行的结果数据。
本发明所提供的一种联合检测的硬件实现装置和方法，由于结合采用了并行处理技术，流水线处理技术和时分复用技术，极大提高了硬件装置处理效率，使得单套该硬件装置可以最多可以处理8路载波的联合检测运算，而硬件实现的代价只是相当于处理一路载波所需的电路面积，极大的节约了基带处理系统实现成本和降低了基带系统的设计复杂度。
图1是本发明的联合检测硬件装置结构图；图2是本发明的运算单元硬件结构示意图；图3是本发明的存储器和运算单元逻辑关系图；图4是本发明的6载波上行时隙数据流水线处理示意图。
具体实施例方式
为使本发明的目的，技术方案和优点更加清楚明白下面结合附图对技术方案的实施作进一步的详细描述如图1所示的，为本发明的一联合检测接收机的结构实施例，下面描述的联合检测装置应用于TD_SCDMA上行码片级基带处理芯片。时分复用处理6路载波的上行IQ数据联合检测，每路载波的上行时隙个数为3，如图4。系统时钟采用96倍码片速率，即122.88Mhz，因为TD-SCDMA每个子帧为5ms，每子帧有6400chip，所以一个子帧共有6400*96＝614400个时钟周期。
本发明的硬件装置的具体实现包括1)DSP接口单元的实现DSP接口单元提供了和DSP器件的异步16位宽外部存储接口(EMIFA接口)的输入接口，便于DSP通过该接口单元配置联合检测硬件装置，控制联合检测硬件装置的执行过程和读取联合检测运算执行结果数据。该接口单元的输出分别连接到系统配置模块和存储器管理模块，输入为EMIFA接口输入信号以及存储器单元的输入数据接口。在该单元设计中考虑了DSP时钟域(100MHz)和联合检测硬件装置系统时钟(96倍码片速率，122.88MHz)的同步处理。由DSP输入的信号经DSP接口单元处理后生成系统时钟域的存储器访问控制信号，系统控制信号，寄存器配置信号等。
2)系统控制和配置模块的实现系统控制和配置单元的功能包括按DSP接口单元输入的寄存器配置信息进行系统配置，根据系统配置信息产生系统控制信号。控制运算单元的执行过程，该单元的控制功能可以用4个状态机实现，实现并行处理和流水线处理的控制功能，各个状态机之间互相联系，彼此依赖。
结合运算单元的结构图，如图2所示的，用一个状态机来控制Rn求逆子运算单元，设为状态机a；用一个状态机来控制匹配滤波子运算单元，设为状态机b；用一个状态机来控制B矩阵产生子运算单元，AR矩阵产生子运算单元和ARA矩阵产生子运算单元，设为状态机c；用一个状态机来控制Cholesky分解子运算单元，前向方程组求解子运算单元，后向方程组求解子运算单元，设为状态机d。
这四个状态机a，b，c，d之间的控制和转移功能即为该单元的控制功能。其中状态机a，b，c属于流水线第一节拍的状态，状态机d为流水线第二节拍的状态。状态机a进入的条件为运算单元触发启动(流水线第一节拍开始)，退出条件为状态机c中AR矩阵生成子单元执行结束；状态机b进入条件为状态机c中的AR矩阵生成子单元执行结束，退出条件为状态机d中的前向方程组求解子单元执行结束；状态机c进入条件为运算单元触发启动(流水线第一节拍开始)，退出条件为ARA矩阵产生子单元执行结束；状态机d进入条件为ARA矩阵产生子单元执行结束(流水线第一节拍结束，开始流水线第二节拍)，退出条件为后向方程组求解子单元执行结束(结束流水线第二节拍)。
3) 运算单元的实现所述运算单元在系统控制单元控制下执行联合检测算法运算过程。该单元根据迫零算法设计成如附图2所示的运算单元结构。该运算单元包括B矩阵产生，Rn矩阵求逆，AR矩阵产生，ARA矩阵产生，匹配滤波，Cholesky分解，前向方程组求解，后向方程组求解共8个子单元。其中B矩阵生成单元该单元实现系统矩阵的生成，系统矩阵由每个处于激活状态的天线对应的B矩阵组成。B矩阵的每一列是某一激活的虚拟扩频码与相应的信道冲击响应卷积的结果。该发明中采用卷积运算的定义，采用并行运算电路和流水线技术实现B矩阵的生成。
B矩阵生成单元的电路结构主要包括控制单元，存储器接口单元，运算单元。该单元的运算由系统控制模块提供的bg_start信号使能，运算结束将产生bg_done信号通知系统控制单元。该单元的硬件设计采用16路并行处理结构，同时进行16路的并行数据处理，前15个时钟周期，每个时钟周期将产生一个有效的B矩阵单列元素，第16个时钟周期将同时产生剩余的16个B矩阵单列其它元素，实现16个周期生成1列共31个B矩阵元素(即对一个VRU而言对应得B矩阵元素，单根天线16个VRU对应生成的B矩阵大小为16(列)*31(行)个元素的矩阵)。运算单元(BG_MAC)采用三级流水线结构，运算单元将来自C存储器和H存储器的数据相乘，并与前一个时钟周期的MAC计算得到的累加值进行累加。每个乘加单元结构相同，并行计算，当该MAC单元产生一个有效的输出值B元素时，要将这个累加器清零。
Rn矩阵求逆单元Rn矩阵是空间噪声互相关矩阵，本发明中采用简化的矩阵求逆算法进行硬件电路设计，主要分三个步骤第一步对Rn进行Cholesky分解，即Rn＝L·LH得到下三角矩阵L和上三角矩阵LH；第二步进行前向方程组求解和后向方程组求解得到矩阵Rn的逆Rn-1；第三步由Rn-1得到Rn1-1，即Rn1-1=δn,rel2·Rn-1;]]>AR矩阵生成单元AR矩阵生成单元实现A矩阵和Rn1-1矩阵的矩阵乘法运算。本发明中根据A矩阵具有分块矩阵的特征，设计中利用分块矩阵乘法的一些性质使计算得到简化，减小了运算量。在该单元的硬件设计中利用8路并行计算的结构，并采用流水线处理技术，使得在每个时钟周期都能完成一个AR矩阵元素的生成，极大缩短了AR矩阵生成单元执行时间。
ARA矩阵生成单元ARA矩阵生成单元实现AR矩阵和A矩阵的乘积，因AR矩阵和A矩阵都是很大的矩阵，但都具有分块矩阵的特点，所以在本发明的设计中采用了多种矩阵的简化计算方法，采用8路乘法器并行结构缩短所需的运行时间，每路并行计算结构采用流水线技术加速执行速度。AR矩阵的运算最后可以简化为求解对角线下的两个小分块矩阵的乘积，其余元素的值分别可由这两个结果分块小矩阵复制得到。
匹配滤波单元匹配滤波单元根据干扰消除部分送来的两个数据域的天线数据AR矩阵生成单元送来的AR矩阵，对各个处于激活状态的天线上的接收数据分别进行匹配滤波，并对各滤波结果进行MRC合并，结果(符号级)送往前向方程求解部分进行进一步处理。本发明中匹配滤波单元的硬件设计根据天线数最大为8的情况采用8路并行处理电路，并行进行8路天线数据的匹配滤波(矩阵乘法运算)，设计中采用流水线技术加速运算，并根据计算式展开后的特征采用特殊的数据处理方法简化运算的复杂度。
Cholesky分解单元Cholesky分解电路实现对正定矩阵的分解，将正定矩阵分解为一个上三角形矩阵和一个下三角形矩阵的乘积。在本发明中Cholesky分解单元被利用两次，一次Rn矩阵求逆单元利用Cholesky分解单元对Rn矩阵进行分解，还有在求解对ARA矩阵的逆时进行分解，对分ARA矩阵进行分解。Cholesky分解是一个循环迭代的计算过程，在本发明的Cholesky分解单元的硬件设计中充分利用了计算公式本身的特征进行电路结构的设计，并采用流水线技术提高计算的效率。
前向方程组求解单元前向方程组求解单元将Cholesky分解产生的下三角矩阵，以及匹配滤波的计算结果进行解方程，去除符号间干扰，得到的每个用户的计算结果后送往后向方程组求解模块进行下一步处理，最终得到符号级数据。前向方程组求解的计算为求解多个一次线性方程组得过程。求解前向方程组是一个迭代运算的过程，在该单元的硬件电路设计中我们也采用流水线设计技术来提高电路执行效率。
后向方程组求解单元后向方程组求解单元将Cholesky分解产生的上三角矩阵和前向方程组求解的结果进行解方程，最终得出去除符号间干扰的符号级数据。其求解过程也是一个迭代运算的过程，该单元的硬件电路设计采用单路执行的乘法电路进行迭代处理，采用流水线技术提高执行效率。
4)存储器管理单元的实现存储器管理单元负责管理所有对存储器的访问操作，输入存储器访问控制和请求信号包括读写控制信号，存储器片选信号，读写存储器地址信号，写存储器数据，读写存储器的同步时钟等信号。输出访问所需存储器的读写控制信号，地址信号，片选信号，写数据，读写时钟信号，送到存储器单元。在本发明的联合检测硬件装置中的逻辑存储器包括C存储器，H存储器，Rn存储器，Rx存储器，BG存储器，RNB存储器，ARG存储器，ARA存储器，Chol存储器，Mf存储器，ESA存储器，ESB存储器等。存储器和运算单元各子单元的逻辑关系见附图3所示。存储器管理单元即需要负责管理DSP器件和运算单元对以上存储器的访问。在具体实现时依据运算单元执行过程中存储器访问情况，为避免存储器访问冲突考虑来设计存储器管理单元。
5)存储器单元的实现所有的逻辑存储器单元都采用双口RAM，分为PortA和PortB，每个口都是可读可写的。在MEM的设计中结合运算单元间的流水线操作，本发明中在设计MF存储器和CHOL存储器时采用单时隙处理所需存储器容量的双倍大小的存储器，作为流水线存储器，实现存储器的乒乓操作，如图3所示。本发明的存储器设计保证了流水线的顺利执行而不发生存储器访问冲突。
在逻辑上存在的存储器分别包含C存储器，H存储器，Rn存储器，Rx存储器，BG存储器，RNB存储器，ARG存储器，ARA存储器，Chol存储器，Mf存储器，ESA存储器，ESB存储器等。
本发明的联合检测硬件装置中结合该硬件结构采用的并行处理技术，流水线处理技术和时分复用技术具体实现过程包括1)并行处理的控制并行处理的控制主要体现在运算单元，由运算单元的结构图，参见图2，图3中可见以B矩阵生成单元，AR矩阵生成单元，ARA矩阵生成单元，Cholesky分解单元，前向方程组求解单元，后向方程组求解单元为主处理流程，还有两个并行处理的流程，一个是可以和B矩阵生成单元并行执行的Rn求逆运算单元处理流程，另一个是和ARA生成及Cholesky分解并行执行的匹配滤波运算单元处理流程。并行处理的设计有效的缩短了整个处理流程消耗的时间，提高了处理性能。
2)流水线技术的控制在联合检测硬件装置中的流水线设计思想不仅在每个运算子单元内部电路的设计中充分运用，而且在8个运算子单元间也按流水线技术进行设计，极大缩短了联合检测处理时间。运算单元间的流水线处理由系统控制模块控制执行，从运算单元结构图即图2中可见，联合检测硬件装置将整个处理流程分成两个流水线处理节拍第一个节拍包括B矩阵生成单元，AR矩阵生成单元，ARA矩阵生成单元，Rn矩阵求逆单元和匹配滤波单元。
第二个节拍包括Cholesky分解单元，前向方程组求解单元，后向方程组求解单元。
流水线处理时，前一时隙的第一节拍运算结束，后一时隙的第一节拍即可开始，同时和前一时隙的第二节拍同时执行，如图4所示。流水线的划分主要考虑了各模块的处理时间和存储器使用情况进行设计。在流水线为了实现流水线操作存储器的设计在本发明中也做了特别处理，以提供做流水线存储器使用。使两级流水线每个节拍的处理时间平衡，并且使在流水线正常运行中不发生存储器存取冲突。其中的CHOL存储器和MF存储器即作为流水线存储器使用，如图3所示。
3)时分处理技术结合流水线技术，在多载波多时隙的处理情况下，按时分顺序进行多个载波的多个时隙的流水线操作，每个时隙的处理则是一个时分处理的过程，保证了多个载波在一个子帧(最大允许运算执行的时间)时间内全部处理结束。该技术提高了硬件装置的处理吞吐率。
单载波情形下基于该联合检测硬件装置的处理过程如下采用并行处理技术，流水线处理技术和时分复用技术的联合检测硬件装置的实现方法，具体的实现步骤包括A、系统复位，所有寄存器置初值，联合检测电路处于IDLE状态。
B、DSP通过DSP接口单元配置联合检测硬件装置中的配置寄存器，配置逻辑存储器C_MEM，H_MEM，RN_MEM和RX_MEM的值，在完整系统中，这些存储器分别由相应处理模块进行写入，由本地扩频码生成单元写入C_MEM，信道估计单元写入H_MEM，测量单元写入RN_MEM，干扰抑制单元写入RX_MEM。
C、系统配置和控制单元根据存储器的值启动运算单元进行联合检测的运算处理过程。首先生成RN_START和BG_START信号，并行同步启动RN矩阵求逆和B矩阵生成单元，处理第一时隙的上行IQ数据。
D、RN求逆单元执行过程中，写RN矩阵的逆矩阵到RNB_MEM，RN求逆模块执行结束，产生RN_DONE信号给系统控制单元；B矩阵生成单元将生成的B矩阵写入BG_MEM，执行结束，输出BG_DONE信号给系统控制单元。系统控制模块生成ARG_START信号启动AR矩阵生成单元。
E、AR矩阵生成单元将生成的AR矩阵存入ARG_MEM，执行结束输出ARG_DONE信号给系统控制模块。系统控制模块生成ARA_START和MF_START信号并行同步启动ARA矩阵生成和匹配滤波单元。
F、ARA生成单元将生成的ARA矩阵写入ARA_MEM的第一块存储空间(乒乓操作的低一半MEM空间)，执行结束生成ARA_DONE信号送给系统控制模块。
G、匹配滤波单元将生成的匹配滤波后数据写入MF_MEM的第一块存储空间(乒乓操作的低一半MEM空间)。执行结束生成MF_DONE信号送给系统控制模块。
H、系统控制模块根据寄存器配置决定是否启动第二时隙数据的流水线处理，如存在第二时隙数据等待处理，系统控制模块启动第二时隙的流水线第一节拍操作，重复步骤C到G，其中此次步骤F，G分别将生成的ARA矩阵结果和匹配滤波后数据写入ARA_MEM和MF_MEM的高一半存储空间(乒乓操作的另一半存储空间，以后依次轮流写入低一半，高一半空间)；同时启动第一时隙的数据的流水线第二节拍处理，即生成CHOL_START信号，启动CHOLESKY分解单元。
I、Cholesky分解单元将生成的上三角形矩阵元素写入CHOL_MEM，执行结束生成CHOL_DONE信号送给系统控制模块。系统控制模块生成ESA_START信号，启动ESA模块。
J、ESA模块将前向方程组求解的结果保存到ESA_MEM中，执行结束生成ESA_DONE信号给系统控制模块。系统控制模块生成ESB_START信号，启动ESB模块。
K、ESB模块将后向方程组求解生成的已去除符号间干扰的符号级数据写入ESB_MEM，执行结束生成ESB_DONE信号给系统控制模块。
L、系统控制模块根据控制寄存器中值确定业务需求，存在下一时隙数据时则启动第三时隙数据的流水线处理第一节拍运算，即重复步骤C到G，同时启动第二时隙数据流水线处理的第二节拍运算，重复步骤H到K，并结束第一时隙的流水线操作。
在整个运行过程中，系统控制模块将根据每个输入的DONE信号，根据配置寄存器的值生成中断请求信号INT送给DSP和配置中断请求寄存器的值，DSP可以响应中断请求也可以不做响应，通过配置寄存器通知联合检测硬件装置。
在六载波情形下基于该联合检测硬件装置的处理过程如下A1、第一路载波的第一时隙数据输入，开始进行联合检测运算，流水线启动，进入第一节拍的运算。
B1、流水线第一节拍结束时第二路载波的第一时隙数据输入，开始进行该时隙数据的联合检测运算，进入该时隙数据流水线第一节拍操作，同时第一路载波的第一时隙数据进入流水线第二节拍进行运算。
C1、但第一路载波第一时隙数据结束流水线第二节拍运算，第二路载波第一时隙数据进入第二节拍运算时，第三路载波同时进入流水线第一节拍开始进行联合检测，依次类推，之后每个节拍都有新的时隙的数据进入流水线，同时有前一时隙的数据结束流水线操作，完成联合检测运算过程，直到最后一个载波的最后一个时隙的数据进入流水线，直到结束。
整个流水过程如图4所示，首先依次流水处理1到6载波的第一时隙的数据，接着流水线处理1到6载波的第二时隙数据，最后是1到6载波的第三时隙数据，最终在5ms子帧时间间隔内处理完所有6个载波18个(6*3)时隙的数据。
基于本发明联合检测硬件装置，由于结合采用了并行处理技术，流水线处理技术和时分复用技术，极大提高了硬件装置处理效率，使得单套该硬件装置可以最多可以处理8路载波的联合检测运算，而硬件实现的代价只是相当于处理一路载波所需的电路面积。该硬件装置提供了标准的DSP控制接口，DSP可以通过该接口配置硬件，确保了该硬件装置和DSP的良好的互通互联性能。而现有基于DSP的软件方案处理3载波数据则需要12块DSP器件，该硬件装置的高处理性能极大的节约了基带处理系统实现成本和降低了基带系统的设计复杂度。
按照图1结构实现的联合检测硬件装置最多能同时处理8路载波，每载波8路天线的数据，VRU的数目最大为16。当8路天线全部激活，且VRU数目为16的情况下，硬件装置的处理载荷最大，所有处理能力的测量数据都是基于这种满载的情况下统计得出，在122.88MHz系统时钟下分别处理4载波，6载波，8载波的处理的效率(实际处理时间/5ms)为44.4％，64.2％，83.9％，在处理最多8载波时尚有很大的处理裕量。因此，本发明装置具有高处理性能，配置灵活，面积较小的特点，实现多载波的处理的任务可以用一套硬件装置处理，极大的节约了成本和简化了基带系统板的设计。
应当理解的是，上述针对具体实施例的描述较为详细，并不能因此而认为是对本发明专利保护范围的限制，本发明的专利保护范围应以所附权利要求要求为准。
权利要求
1.一种联合检测的硬件实现装置，其特征在于，该装置包括DSP接口单元；所述DSP接口单元设置有与DSP器件的异步16位宽外部存储接口的输入接口，通过该DSP接口单元配置联合检测硬件装置，用于控制联合检测硬件装置的执行过程和读取联合检测运算执行结果数据；由DSP输入的信号经所述DSP接口单元处理后生成系统时钟域的存储器访问控制信号，系统控制信号，寄存器配置信号。
2.根据权利要求1所述的装置，其特征在于，所述装置还包括系统控制和配置单元，运算单元，存储器管理单元，以及存储器单元；所述DSP接口单元的输出分别接系统控制和配置单元以及存储器管理单元，所述系统控制和配置单元的输出分别接运算单元和存储器单元，所述运算单元的输出分别接存储器管理单元及系统控制和配置单元，所述存储器管理单元的输出接存储器单元，以及所述存储器的输出接所述运算单元。
3.根据权利要求2所述的装置，其特征在于，所述DSP接口单元用于提供联合检测硬件装置和DSP主控制器的标准接口，由DSP通过该接口配置系统寄存器，以及实现DSP对硬件装置内各存储器的读写操作。
4.根据权利要求2所述的装置，其特征在于，所述系统控制和配置模块用于控制运算单元的执行，控制整个硬件装置运算单元部分的流水线操作，并提供硬件装置需要的配置信息和控制信号。
5.根据权利要求2所述的装置，其特征在于，所述运算单元模块用于进行联合检测的运算过程执行，按系统配置模块的控制进行联合检测的运算执行。
6.根据权利要求2所述的装置，其特征在于，所述存储器管理单元用于控制和管理包括来自DSP和运算单元的存储器访问请求，由存储器管理单元产生访问存储器的控制信号进行数据的读写操作；所述存储器模块负责保存运算执行过程的输入数据，中间数据和结果数据。
7.根据权利要求5所述的装置，其特征在于，所述运算单元模块包括系统矩阵生成(BG)，Rn矩阵求逆，AR矩阵生成，ARA矩阵生成，匹配滤波，Cholesky分解，前向方程组求解，后向方程组求解运算子单元。
8.一种实现联合检测接收机的方法，其包括步骤如下A、DSP通过DSP接口单元配置所述联合检测硬件装置；B、系统控制和配置单元根据配置信息决定是否启动联合检测装置，当配置条件满足，系统控制模块启动联合检测装置，并产生启动触发信号送给运算单元，控制运算单元的执行过程，并接收运算单元的执行过程中输出信息。
9.根据权利要求8所述的方法，其特征在于，还包括步骤C、所述运算单元接收到控制单元的启动触发信号开始联合检测的运算执行过程，运算过程中所需的输入数据从存储器读取，中间结果和最后的运算结果都存储到存储器中，存储器访问通过存储器管理单元进行，并实时输出执行状态信息给控制单元，标志运算单元执行的过程。
10.根据权利要求9所述的方法，其特征在于，还包括步骤D、系统控制单元从输入的运算单元执行状态信息获知运算执行结束后，产生中断控制信号通知DSP；E、所述DSP根据需要通过DSP接口单元和存储器管理单元从存储器单元读回运算单元执行的结果数据。
全文摘要
本发明公开了一种联合检测的硬件实现装置，其中，该装置包括DSP接口单元；所述DSP接口单元设置有与DSP器件的异步16位宽外部存储接口的输入接口，通过该DSP接口单元配置联合检测硬件装置，用于控制联合检测硬件装置的执行过程和读取联合检测运算执行结果数据；由DSP输入的信号经所述DSP接口单元处理后生成系统时钟域的存储器访问控制信号，系统控制信号，寄存器配置信号。本发明装置和方法由于结合采用了并行处理技术，流水线处理技术和时分复用技术，极大提高了硬件装置处理效率，节约了基带处理系统实现成本和降低了基带系统的设计复杂度。
文档编号H04J13/02GK101072043SQ200610076600
公开日2007年11月14日 申请日期2006年5月8日 优先权日2006年5月8日
发明者赵兴山, 甄守洪 申请人:中兴通讯股份有限公司